2024先進封裝工藝、市場規模、國產滲透率及產業鏈受益標的分析報告（37頁）.pdf

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1、2023 年深度行業分析研究報告 內容目錄內容目錄 1、先進封裝：后摩爾時代的發展基石.5 1.1、半導體封裝技術：由傳統向先進持續迭代.5 1.2、后摩爾時代，先進封裝已成為提升芯片性能的關鍵環節.6 1.3、封裝市場空間：國內先進封裝滲透率低，行業發展帶動產值快速提升.8 1.4、先進封裝競爭格局：OSAT 頭部集中，IDM+Foundry 開拓新工藝.9 2、先進封裝工藝：提升系統功能密度為重要發展目標.11 2.1、先進封裝關鍵互連工藝技術.12 2.1.1、凸塊（Bumping）：多種先進封裝形式的基礎工藝.12 2.1.2、重布線層（RDL）：芯片電氣延伸與互連的橋梁.14 2.1

2、.3、硅通孔（TSV）：立體集成工藝的核心關鍵.15 2.1.4、混合鍵合：縮小 Bump pitch 間距，擴大互連帶寬.18 2.2、單芯片封裝：提升芯片占封裝面積比例.21 2.2.1、倒裝芯片（Flip Chip）：簡化引線鍵合，提升傳輸速度.21 2.2.2、晶圓級芯片封裝（WLP）：拓展 I/O 接觸點，提升連接密度同時降低生產成本.22 2.3、多芯片封裝：高密度系統式集成.25 2.3.1、2.5D/3D 封裝：立體式堆疊，主要應用于高端集成度產品.25 2.3.2、Chiplet 封裝：模塊化設計，構建高集成芯片.28 3、國產替代疊加下游驅動，半導體封裝國產率加速滲透.29

3、 3.1、美國管制先進芯片及設備出口，先進封裝本土化勢在必行.29 3.2、AI、HPC、5G 和 IoT 等應用，拉動先進封裝需求.30 3.3、國產中道設備具備市場競爭力，后道封裝設備國產化率有望加速.32 4、國內先進封裝產業鏈受益標的.36 圖表目錄圖表目錄 圖 1：封測為半導體產業鏈后道環節.5 圖 2：半導體封裝技術發展歷程圖.6 圖 3：IC 制程節點升級，芯片設計成本大幅上升.7 圖 4：5nm 邏輯工藝制程設備投資額約為 28nm 的 4 倍.7 圖 5：集成電路先進封裝成為芯片性能提升的重要手段.7 圖 6：封裝主要分為傳統與先進封裝技術.8 圖 7：2022-2028 年

4、 Yole 預計全球封測市場規模 CAGR 達 7.1%.8 圖 8：2028 年 Yole 預計全球先進封裝市場規模達 786 億美元.8 圖 9：據 Yole 預計，2022 年開始全球先進封裝營收占比逐年提升.9 圖 10：據 Yole 預計，2022-2028 年先進封裝工藝中倒裝（Flip-Chip）營收占比最高.9 圖 11：據中國半導體行業協會預計，2022-2026 年中國封測市場增長 CAGR2.1%.9 圖 12：據 JW Insights 預計。2023 年中國大陸先進封裝占比 39%.9 圖 13：2022 年封測代工廠主導先進封裝市場規模.10 圖 14：2022 年

5、全球先進封裝 CR3 廠商規模占比約 50%.10 圖 15：先進封裝的 I/O 間距越小，其連接密度越高.10 圖 16：各類型先進封裝主要包含 bumping、RDL、TSV 及鍵合等互連工藝.11 gZdYrUjUMBdYlV8ZwUmOoMnP8O8Q9PnPpPmOtPiNrRpOlOsQtR7NnMnMuOsOpQvPqRvN 圖 17：凸塊（bumping）工藝流程主要分為 8 個步驟.13 圖 18：Bump 尺寸與間距隨著技術提高，逐步縮小.14 圖 19：重布線層（RDL）將 I/O 重新分配到芯片邊緣.14 圖 20：重布線層（RDL）關鍵工序流程主要由十個步驟組成.15

6、 圖 21：FAN IN 和 FAN OUT 型 RDL 工藝.15 圖 22：RDL 在臺積電 InFO_OS 技術中為核心關鍵.15 圖 23：TSV（硅通孔）工藝將多層平面進行堆疊互連.16 圖 24：TSV 中介轉接層加工工藝主要由 12 個工藝流程組成.17 圖 25：低深寬比 TSV 圖像傳感器封裝工藝主要包含十個工藝流程.17 圖 26：TSV 制造成本結構（Via-Middle 方案）中臨時鍵合/解鍵合占比最高，為 17%.18 圖 27：TSV 制造成本構成（Via-Last 方案）中銅電鍍占比最高，為 18%.18 圖 28：混合鍵合顯著提升鍵合技術性能.18 圖 29：H

7、ybrid Boding 工藝比傳統焊接工藝步驟減少.19 圖 30：Hybrid Bonding 工藝在 3D 封裝中的應用.19 圖 31：混合鍵合工藝中 Wafer-to-wafer 工藝流程.20 圖 32：混合鍵合工藝中 Die-to-wafer 工藝流程.20 圖 33：邏輯領域將增加約 2 倍的鍵合工藝需求.21 圖 34：存儲領域將需要更多的鍵合工藝步驟.21 圖 35：邏輯、存儲及應用處理器等新品將拉動混合鍵合設備市場需求（單位：臺）.21 圖 36：倒裝相比傳統封裝節省引線鍵合步驟.22 圖 37：倒裝（Flip Chip）工藝流程主要分為 6 個步驟.22 圖 38：晶圓

8、級封裝與傳統封裝工藝流程的差異.23 圖 39：扇入型和扇出型 WLP 剖面對比.24 圖 40：扇入型和扇出型 WLP 底面對比.24 圖 41：扇入型晶圓級芯片封裝（Fan-In WLCSP）工序將錫球固定在芯片上.24 圖 42：扇出型晶圓級芯片封裝（Fan-Out WLCSP）工序將錫球延伸至芯片外.25 圖 43：3D 封裝不采用硅中介層.26 圖 44：3D 封裝不包含中介層（Interposer）.26 圖 45：CoWoS 工藝為 2.5D 封裝工藝.26 圖 46：CoWoS 技術路徑發展流程.27 圖 47：英偉達 H100 芯片對于 CoWos 封裝應用.28 圖 48：

9、Chiplet 從封裝角度簡化芯片設計.28 圖 49：美國對華半導體產業的限制持續升級.30 圖 50：據 Trend Force 預計，2022-2026 年全球 AI 服務器銷量 CAGR 29%.32 圖 51：2022 年 AI 服務器總需求量 CR5 占比超 70%.32 圖 52：晶圓制造中封裝相關環節產業鏈.34 圖 53：據灼識咨詢預計，2020-2025 年全球封裝設備市場規模 CAGR 17%.35 圖 54：據灼識咨詢預計，2025 年貼片機/引線機占全球封裝設備市場份額超 55%.35 圖 55：后道封裝及檢測產業鏈.36 表 1：國內大陸封測廠加速布局先進封裝技術平

10、臺.11 表 2：不同類型凸塊材料與互連方法有所不同.12 表 3：TSV 技術主要分為 Via-first 與 Via-last 兩種方案.16 表 4：混合鍵合在存儲與邏輯應用領域均有技術突破.19 表 5：CoWoS 細分為 CoWoS-S、CoWoS-R 及 CoWoS-L 三種類型.27 表 6：Chiplet 芯片相比于單片 SoC 優勢顯著.29 表 7：終端應用對先進封裝的需求旺盛.31 表 8：先進封裝關鍵工藝所需關鍵工藝設備.33 表 9：封裝設備國產化率較低.35 表 10：國內封測廠商相關估值表.36 表 11：國內封測設備廠商相關估值表（收盤價截至日期為 2024 年

11、 1 月 17 日）.36 1、先進封裝先進封裝：后摩爾時代的發展基石：后摩爾時代的發展基石 1.1、半導體封裝技術：由傳統向先進持續迭代半導體封裝技術：由傳統向先進持續迭代 封裝為半導體封裝為半導體產業鏈產業鏈后道后道環節環節，主要起到保護芯片的作用，主要起到保護芯片的作用。在半導體產業鏈中，封裝測試處于晶圓制造過程中的后段環節，在芯片制造完后，將晶圓進行封裝測試。封裝的作用包含對芯片的支撐與機械保護、電信號的互連與引出、電源的分配、熱管理、功能集成及系統測試等。隨著封裝技術的持續發展，先進封裝不斷涌現，如圓片級封裝、系統集成封裝、三維封裝等，進一步提高了電子整機系統的微型化及可靠性等。圖圖

12、1：封測為半導體產業鏈后道環節封測為半導體產業鏈后道環節 資料來源：Yole、開源證券研究所 半導體半導體封裝封裝技術路徑主要分為五個發展階段技術路徑主要分為五個發展階段，逐步向先進封裝邁進，逐步向先進封裝邁進。根據中國半導體封裝業的發展，當前全球封裝技術的主流處于第三代的成熟期，主要是CSP、BGA 封裝技術，目前封測行業正在從傳統封裝（SOT、QFN、BGA 等）向先進封裝（FC、FIWLP、FOWLP、TSV、SIP 等）的第四階段和第五階段轉型。第一階段（第一階段（起源于起源于 20 世紀世紀 70 年代前），主要封裝形式年代前），主要封裝形式為為微通孔插裝型封裝。微通孔插裝型封裝。具

13、體典型的封裝形式包括晶體管封裝（TO）、陶瓷雙列直插封裝（CDI P）、塑料雙列直插封裝（PDIP）、單列直插式封裝（SIP）等。第二階段（第二階段（起源于起源于 20 世紀世紀 80 年代后），主要封裝形式為表面貼裝型封裝年代后），主要封裝形式為表面貼裝型封裝。具體典型的封裝形式包括塑料有引線片式載體封裝（PLCC）、塑料四邊引線扁平封裝（PQFP）、小外形表面封裝（SO P）、無引線四邊扁平封裝（PQFN）、雙邊扁平無引腳封裝（DFN）等。第第三三階段（階段（起源于起源于 20 世紀世紀 90 年代后），主要封裝形式為球柵陣列封裝（年代后），主要封裝形式為球柵陣列封裝（BGA）、晶圓級封裝

14、晶圓級封裝(WLP)、芯片級封裝（芯片級封裝（CSP）。具體典型的封裝形式包括塑料焊球陣列封裝（PBGA）、陶瓷焊球陣列封裝(CBGA)、帶散熱器焊球陣列封裝（EBGA）、倒裝芯片焊球陣列封裝（FC-BGA）。第第四四階段（階段（20 世紀末開始世紀末開始），主要封裝形式為），主要封裝形式為多芯片組封裝（多芯片組封裝（MCM）、系統級系統級封裝（封裝（SiP）、芯片上制作凸點（）、芯片上制作凸點（Bumping）。具體典型的封裝形式包括多層陶瓷基板（MCM-C）、多層薄膜基板（MCM-D）、多層印制板（MCM-L）等。第第五五階段（階段（21 世紀前十年開始世紀前十年開始），主要封裝形式為），

15、主要封裝形式為晶圓級系統封裝晶圓級系統封裝-硅通孔（硅通孔（TSV）、）、扇出型集成電路封裝（扇出型集成電路封裝（Fan-Out）、三維立體封裝（）、三維立體封裝（3D）等）等。圖圖2：半導體封裝技術發展歷程圖半導體封裝技術發展歷程圖 數據來源：Yole 1.2、后摩爾時代后摩爾時代，先進封裝，先進封裝已成為提升已成為提升芯片芯片性能的關鍵環節性能的關鍵環節 隨著技術節點的不斷縮小，隨著技術節點的不斷縮小，僅依靠制程僅依靠制程工藝架構提升難工藝架構提升難以以滿足高性能需求滿足高性能需求。制程越先進，生產技術與制造工序越復雜，制造成本呈指數級上升趨勢。根據文獻Chiplet Heterogene

16、ous Integration TechnologyStatus and Challenges（發布于 2020年 4 月 20 日），引用 IBS 數據測算，在 22 納米工藝制程之后的每一代技術設計成本增加均超過 50%。7 納米工藝的總設計成本約 3 億美元，而 3 納米工藝總設計成本將增加 5 倍，達到 15 億美元。據中芯國際招股書（發布于 2020 年 7 月 12 日），引用IBS 數據表明，集成電路制造的設備投入也呈大幅上升的趨勢。其中，5 納米技術節點投資成本約 155.6 億美元，約為 28 納米的四倍。此外，由于良率的技術限制（例如光刻機掩模尺寸），現有的單片集成變得難以

17、為繼，需要新的工藝來升級和擴展芯片功能和性能。圖圖3：IC 制程節點升級，制程節點升級，芯片設計芯片設計成本大幅上升成本大幅上升 圖圖4：5nm 邏輯工藝制程設備投資額約邏輯工藝制程設備投資額約為為 28nm 的的 4 倍倍 數據來源：IEEE 數據來源：中芯國際招股說明書、開源證券研究所 先進封裝為后摩爾時代延續芯片性能提升的重要手段之一先進封裝為后摩爾時代延續芯片性能提升的重要手段之一。摩爾定律指集成電路上容納的晶體管數目約每 18 個月便會增加一倍，但隨著晶體管特征尺寸縮小到10nm 以下，量子隧穿效應導致漏電愈發嚴重，基于摩爾定律的芯片研發和制造成本也會呈幾何倍數增加，摩爾定律延續遇到

18、瓶頸。業界提出深度摩爾（More Moore）、超越摩爾（More than Moore）與新器件（Beyond CMOS），其中超越摩爾指不單通過進一步縮小晶體管尺寸來達到摩爾定律，而是通過電路設計優化或先進封裝工藝實現。圖圖5：集成電路先進封裝集成電路先進封裝成為芯片性能提升的重要手段成為芯片性能提升的重要手段 資料來源：Yole、開源證券研究所 先進封裝與傳統封裝以是否焊線來區分，先進封裝與傳統封裝以是否焊線來區分，發展方向分為小型化與高集成發展方向分為小型化與高集成化化。（1）小型化：小型化：3D 封裝突破傳統的平面封裝的概念，通過單個封裝體內多次堆疊，實現了存儲容量的倍增，進而提高芯

19、片面積與封裝面積的比值。（2）高集成）高集成化化：系統級封裝 SiP 能將數字和非數字功能、硅和非硅材料、CMOS 和非 CMOS 電路以及光電、MEMS、生物芯片等器件集成在一個封裝內，在不單純依賴半導體工藝縮小的情況下，提高集成度，以實現終端電子產品的輕薄短小、低功耗等功能，同時降低廠商成本。213425043082395047466272844911420155572149505000100001500020000250005萬片晶圓產對應設備投資額（百萬美元）圖圖6：封裝主要分為傳統與先進封裝主要分為傳統與先進封裝技術封裝技術 資料來源：甬矽電子招股說明書 1.3、封裝市場空間：封裝市

20、場空間：國內先進封裝滲透率低，行業發展帶動產值快速提國內先進封裝滲透率低，行業發展帶動產值快速提升升 全球全球封測封測市場規模市場規模穩定增長穩定增長，先進封裝貢獻主要增量先進封裝貢獻主要增量。據 Yole 數據，2022 年全球封測市場規模約 950 億美元，YoY+9.07%。未來汽車電子、人工智能、數據中心等應用領域的快速發展將推動全球封測市場持續高走，Yole 預計 2028 年將達到 1433億美元，對應 2022-2028 年 CAGR 達 7.1%。高端消費電子、人工智能、數據中心等快速發展的應用領域大量依賴先進封裝工藝，導致其占全球封測市場總規模比例持續提升。其中，2022 年

21、全球先進封裝市場規模為 443 億美元，占整體封測市場規模46.6%；Yole預計2028年增長至786億美元，占比54.8%，對應2022-2028 CAGR 10%。圖圖7：2022-2028 年年 Yole 預計全球封預計全球封測測市場規模市場規模 CAGR達達 7.1%圖圖8：2028 年年 Yole 預計全球先進封裝市場規模預計全球先進封裝市場規模達達 786 億億美元美元 數據來源：Yole、開源證券研究所 數據來源：Yole、開源證券研究所 先進封裝市場中倒裝封裝技術市場份額最高，先進封裝市場中倒裝封裝技術市場份額最高，2.5D/3D 堆疊成長增速堆疊成長增速顯著顯著。由于大部分

22、基板類先進封裝都需要依靠倒裝封裝，據 Yole 數據，Flip-chip 仍是目前市場份額最大的先進封裝工藝，2022 年市場規模達到 225.3 億美元，先進封裝中占比50.9%；Yole 預計 2028 年營收實現 367.2 億美元，占比 46.75%，2022 年-2028 年 CAGR為 8.5%。而 2.5/3D 堆疊為各類先進封裝工藝中成長性顯著，2022 年市場規模為 92億美元，占先進封裝總比例的 20.79%。Yole 預計 2028 年實現 257.7 億美元，占比32.81%，2022 年-2028 年 CAGR 為 18.7%。5.0%-2.3%13.9%19.3%9

23、.1%-1.1%10.6%7.2%8.9%9.7%7.6%-5%0%5%10%15%20%25%02004006008001000120014001600全球封測市場規模（億美元）YoY7.5%6.2%20.5%14.2%9.9%5.6%10.9%9.6%13.2%13.0%8.0%0%5%10%15%20%25%02004006008001000全球先進封裝市場規模（億美元）YoY 圖圖9：據據 Yole 預計，預計，2022 年開始年開始全球先進封裝全球先進封裝營收營收占比占比逐年提升逐年提升 圖圖10：據據 Yole 預計，預計，2022-2028 年年先進封裝工藝中倒裝先進封裝工藝中倒

24、裝（Flip-Chip）營收）營收占比最高占比最高 數據來源：Yole、開源證券研究所 數據來源：Yole、開源證券研究所 國內先進封裝滲透率低，行業發展國內先進封裝滲透率低，行業發展帶動產值快速提升帶動產值快速提升。據中國半導體行業協會，2022 年中國封測市場規模為 2995 億元，YoY+8.4%；并預計 2026 年中國封測市場規模實現 3248 億元，對應 2022-2026 年 CAGR 2.1%。隨著 5G、高端消費電子、人工智能等新應用發展以及現有產品向 SiP、WLP 等先進封裝技術轉換，先進封裝市場規模持續增長。據 JW Insights 預測，2023 年中國先進封裝產值

25、將達到 1330 億元，約占總封裝市場的 39%。國內封測企業加速在先進封裝領域布局，有望進一步帶動產值快速提升。圖圖11：據中國半導體行業協會預計，據中國半導體行業協會預計，2022-2026 年中國封年中國封測市場增長測市場增長 CAGR2.1%圖圖12：據據 JW Insights 預計預計。2023 年中國大陸先進封裝年中國大陸先進封裝占比占比 39%數據來源：JW insights、中國半導體行業協會、開源證券研究所 數據來源：JW insights、開源證券研究所 1.4、先進封裝競爭格局：先進封裝競爭格局：OSAT 頭部集中，頭部集中，IDM+Foundry 開拓新工藝開拓新工藝

26、 先進封裝主要由先進封裝主要由 OSAT（封測（封測代工廠代工廠）占據主導，行業）占據主導，行業 CR5 占比約占比約 68%。近年來，先進封裝技術的內驅力已從高端智能手機領域演變為高性能計算和 AI 等領域，主要涉及高性能處理器、存儲器等產品。除了傳統封測代工廠（OSAT）外，晶圓代工廠（Foundry）以及 IDM 公司也相繼成立自己的封裝廠，積極布局先進封裝技術領域。據 Yole 統計，2022 年集成電路先進封裝 CR5 廠商占據了全球先進封裝產業 68%的市場份額，其中包括 3 家外包封測廠商（日月光、安靠和長電科技）、1 家晶圓代工廠（臺積電）以及 1 家集成電路制造商（三星）。5

27、7.9%54.5%51.6%53.7%53.4%50.2%50.1%49.0%46.9%45.5%45.2%42.1%45.6%48.4%46.3%46.6%49.8%49.9%51.0%53.1%54.6%54.8%0%20%40%60%80%100%傳統封裝先進封裝010020030040050060070080090020222023E 2024E 2025E 2026E 2027E 2028EEDSIPFlip-Chip2.5/3DWLCSPFan-Out21%16%7%7%10%8%-6%3%5%7%-10%-5%0%5%10%15%20%25%0500100015002000250

28、030003500中國封測市場規模（億元）YoY0%20%40%60%80%100%傳統封裝先進封裝 圖圖13：2022 年封測代工廠主導先進封裝市場規模年封測代工廠主導先進封裝市場規模 圖圖14：2022 年全年全球先進封裝球先進封裝 CR3 廠商規模占比約廠商規模占比約 50%數據來源：Yole、開源證券研究所 數據來源：Yole、開源證券研究所 頭部頭部 Foundry、IDM、及及 OSAT 逐步開發出多種逐步開發出多種 I/O 密度更高的封裝形式。密度更高的封裝形式。主要有超高密度扇出型（UHD FO）、2.5D、3D、嵌入式硅橋以及混合鍵合五種類型，隨著封裝形式對應的 I/O 間距

29、逐步縮小，連接密度越來越高。據 Yole 數據，在中低端 I/O 密度領域（包含 Core FO、Filip Chip 及 UHD FO 封裝工藝），OSAT 廠商為主要參與者；2.5D 封裝中臺積電為提供 interposer（中介層）及后道封裝服務的廠商，而 OSAT 與 IDM 廠商之間相互合作來完成硅中介層及封測代工業務。臺積電、三星及英特爾為高端先進封裝技術領域的主要參與者，并在這一領域展開激烈競爭。安靠、長電科技、日月光等頂級 OSAT 也在積極布局高端先進封裝市場，但目前仍以承接 Foundry 和 IDM 的封測代工業務為主。圖圖15：先進封裝的先進封裝的 I/O 間距越小，其

30、連接密度越高間距越小，其連接密度越高 數據來源：Yole、開源證券研究所 國內封測廠國內封測廠加碼布局先進封裝，具備與加碼布局先進封裝，具備與海外廠商海外廠商對標的技術能力對標的技術能力。我國的封裝業起步早、發展快，但是主要以傳統封裝產品為主。近年來國內廠商通過并購，快速積累先進封裝技術，具備與國際領先企業對標的技術能力。以長電科技、通富微電、華天科技等為代表的國內封測廠商均具備 WLCSP、SiP、TSV 等高端先進封裝OSAT,65.1%Foundry,12.3%IDM,22.6%日月光,25%安靠,12%臺積電,12%三星,9%長電科技,9%英特爾,7%索尼,7%通富微電,4%華天科技,

31、2%力成科技,2%其他,11%userid:93117,docid:152287,date:2024-01-24, 技術，未來將持續提升 WLP、SiP 及 2.5D、3D 等先進封裝形式的產能規模。表表1：國內大陸封測廠國內大陸封測廠加速布局先進封裝加速布局先進封裝技術平臺技術平臺 公司名稱公司名稱 SIP TSV WLCSP Bumping Fan-out FC 日月光 有 有 有 有 有 有 安靠科技 有 有 有 有 有 有 矽品 有 有 有 有 有 有 長電科技 有 有 有 有 有 有 通富微電 有-有 有-有 華天科技 有 有 有 有 有 有 甬矽電子 有-有-有 匯成股份-有-有

32、晶方科技-有-資料來源：各公司官網、各公司公告、開源證券研究所 2、先進封裝先進封裝工藝：提升系統功能密度為重要發展目標工藝：提升系統功能密度為重要發展目標 先進封裝技術先進封裝技術路徑路徑多元化，多元化，產品持續創新迭代產品持續創新迭代。在市場需求的推動下，傳統封裝不斷創新、演變，出現了各種新型的封裝結構。隨著封裝技術進步和下游市場對于小型化產品需求增長，SiP（系統級封裝）和 PoP（Package on package，疊成封裝技術）奠定了先進封裝時代的開始，以實現更高的集成密度。2D IC 封裝技術（如倒裝芯片 Flip-Chip、晶圓級封裝 WLP）和 3D IC 封裝技術（如硅通孔

33、，TSV）的出現，進一步縮短了芯片之間的互連距離。近年來，先進封裝的發展勢頭迅捷，如臺積電的 InFO（集成扇出）和 CoWoS（Chip On Wafer On Substrate）、日月光的 FOCoS（基板上扇出芯片）、Amkor 的 SLIM（無硅集成模塊）和 SWIFT（硅晶圓集成扇出技術）等。先進封裝有助于提高加工、設計效率，降低設計成本。先進封裝主要技術平臺包括：倒裝（FC）、晶圓級封裝（WLP）、2.5D、3D 封裝等。支持這些平臺技術的主要互連工藝包括凸塊（支持這些平臺技術的主要互連工藝包括凸塊（Bumping）、重布線（）、重布線（RDL）、硅）、硅通孔（通孔（TSV）、混

34、合鍵合等）、混合鍵合等，更多先進封裝技術的創新和發展不斷涌現以滿足更復雜的集成需求。圖圖16：各類型先進封裝各類型先進封裝主要包含主要包含 bumping、RDL、TSV 及鍵合等互連及鍵合等互連工藝工藝 資料來源：Challenges and prospects for advanced packaging 2.1、先進封裝關鍵互連工藝技術先進封裝關鍵互連工藝技術 2.1.1、凸塊（凸塊（Bumping）：多種先進封裝形式的基礎工藝）：多種先進封裝形式的基礎工藝 凸塊（凸塊（bumping）為先進的晶圓級工藝技術之一，將晶圓切割成單個芯片之前，）為先進的晶圓級工藝技術之一，將晶圓切割成單個芯

35、片之前，在基板上形成由各種金屬制成的“凸塊”或“球”。在基板上形成由各種金屬制成的“凸塊”或“球”。晶圓凸塊為倒裝芯片或板級半導體封裝的重要組成部分，已成為當今消費電子產品互連技術的標準。凸塊在管芯和襯底之間提供比引線鍵合更短的路徑，以改善倒裝芯片封裝的電氣、機械和熱性能。對于性能驅動的市場，倒裝芯片互連可減少信號傳播延遲，提供更好的帶寬，并緩解功率分配的限制。不同類型的凸塊不同類型的凸塊材料材料，其，其互連方法互連方法有所有所不同不同。凸塊按照材料成分來區分，主要包括以銅柱凸塊（Cu Pillar）、金凸塊（Au Bump）、鎳凸塊（Ni Bump）、銦凸塊（In Bump）等為代表的單質金

36、屬凸塊和以錫基焊料為代表的焊料凸塊（Solder Bump）及聚合物凸塊等。凸塊互連相關技術包括材料選擇、尺寸設計、凸塊制造、互連工藝及可靠性和測試等。其中，凸塊材料僅依靠制程工藝架構提升難以滿足高性能需的選擇尤其重要。不同的凸塊材料，其加工制造方法各不相同，對應的互連方法和互連工藝中的焊（黏）接溫度也不盡相同。表表2：不同類型凸不同類型凸塊塊材料材料與與互連方法互連方法有所有所不同不同 凸塊類型凸塊類型 凸凸塊塊材料材料 互連溫度互連溫度/C(對焊料凸點對焊料凸點)互連互連方法方法 能否電鍍能否電鍍 單質金屬凸點單質金屬凸點 AU-黏接、熱聲或熱壓焊 能 Ni-黏接 能 Cu-黏接 能 In

37、-回流焊 能 Pb-Sn 焊料凸點焊料凸點 95Pb5Sn 370 回流焊 能 90Pb10Sn 350 回流焊 能 37Pb63Sn 220 回流焊 能 無鉛焊料凸點無鉛焊料凸點 80Au20Sn 310 330 回流焊或熱壓焊 能 共晶 SnAg 260 回流焊 能 共晶 SnAgCu 260 回流焊 能 聚合物凸點聚合物凸點 導電聚合物-黏接 否 數據來源：集成電路先進封裝材料、開源證券研究所 晶圓凸塊技術制作過程復雜，需要清洗、濺鍍、曝光、顯影、電鍍去膠、蝕刻晶圓凸塊技術制作過程復雜，需要清洗、濺鍍、曝光、顯影、電鍍去膠、蝕刻和良品測試和良品測試等等環節。環節。具體工藝如下：具體工藝如

38、下：首先，采用濺射或其他物理氣相沉積的方式在圓片表面沉積一層鈦或鈦鎢作為阻擋層，再沉積一層銅或其他金屬作為后面電鍍所需的種子層。在沉積金屬前，圓片先進入濺射機臺的預清潔腔體，用氬氣等離子去除焊盤金屬表面的氧化層。其次，在圓片表面旋涂一定厚度的光刻膠，并運用光刻曝光工藝，以改變其在顯影液中的溶解度。光刻膠與顯影液充分反應后，得到設計所需的光刻圖形。再則，圓片進入電鍍機，通過合理控制電鍍電流、電鍍時間、電鍍液液流、電鍍液溫度等，得到一定厚度的金屬層作為 UBM（Under Bump Metallization，凸點下 金屬化層）。在有機溶液中浸泡后，圓片表面的光刻膠被去除；再用相應的腐蝕液去除圓片

39、表面 UBM 以外區域的濺射種子層和阻擋層。最后，在植球工序中，需要用兩塊開有圓孔的金屬薄板作為掩模板，位置與圓片表面 UBM 的位置相對應。在植球前，先用第 1 塊金屬掩模板將助焊劑印刷到 UBM表面；再用第 2 塊金屬掩模板將預成型的錫球印刷到 UBM 上；最后，圓片經過回流爐使錫球在高溫下熔化，熔化的錫球與 UBM 在界面上生成金屬間化合物，冷卻后錫球與 UBM 形成良好的結合。采用電鍍的方式也可以得到焊球凸塊，即在電鍍 UBM 完成后，接著電鍍焊料；去除光刻膠和腐蝕濺射金屬后，經過回流，得到焊球凸塊。電鍍方式也是銅柱凸塊電鍍方式也是銅柱凸塊和金凸塊加工的常用方法。和金凸塊加工的常用方法

40、。圖圖17：凸塊（凸塊（bumping）工藝流程）工藝流程主要分為主要分為 8 個步驟個步驟 資料來源：華進半導體 電子器件向更輕薄、更微型和更高性能進步，促使凸塊尺寸減小，精細間距愈發重要。凸塊間距（Bump Pitch）越小，意味著凸點密度增大，封裝集成度越高，難度越來越大。行業內凸點間距正在朝著 20m 推進，而實際上巨頭已經實現了小于10m 的凸點間距。如果凸點間距超過 20m，在內部互連的技術上采用基于熱壓鍵合（TCB）的微凸塊連接技術。面向未來，混合鍵合（HB）銅對銅連接技術可以實現更小的凸點間距（10m 以下）和更高的凸點密度（10000 個/mm2），并帶動帶寬和功耗雙提升。隨

41、著高密度芯片需求的不斷擴大帶來倒裝需求的增長，Bumping的需求將不斷提升。目前國內目前國內 OSAT 封測廠商如長電科技、通富微電、華天科技、封測廠商如長電科技、通富微電、華天科技、晶方科技、甬矽電子等晶方科技、甬矽電子等均均已具備已具備 Bumping 制造能力。制造能力。圖圖18：Bump 尺寸與間距尺寸與間距隨著技術提高，隨著技術提高，逐步縮小逐步縮小 資料來源：基于 SIP 技術的微系統，作者：李揚 2.1.2、重布線層（重布線層（RDL）：）：芯片電氣延伸與互連的橋梁芯片電氣延伸與互連的橋梁 RDL（Re-Distribution Layer，重布線重布線層層）為先進為先進封裝封

42、裝的關鍵互連工藝之一的關鍵互連工藝之一，可，可將多個芯片集成到單個封裝中將多個芯片集成到單個封裝中。在介電層頂部創建圖案化金屬層的過程，將 IC 的輸入/輸出（I/O）重新分配到新位置。新位置通常位于芯片邊緣，可以使用標準表面貼裝技術（SMT）將 IC 連接到印刷電路板（PCB）。RDL 技術使設計人員能夠以緊湊且高效的方式放置芯片，從而減少器件的整體占地面積。圖圖19：重布線層（重布線層（RDL）將將 I/O 重新分配到芯片邊緣重新分配到芯片邊緣 資料來源：Lam Research 晶圓級金屬重布線制程在 IC 上涂布一層絕緣保護層，再以曝光顯影的方式定義新的導線圖案，然后利用電鍍技術制作新

43、的金屬線路，以連接原來的芯片引腳和新的凸點，達到芯片引腳重新分布的目的。重布重布線層線層的金屬線路以電鍍銅材料為主，的金屬線路以電鍍銅材料為主，根據需要也根據需要也可以可以在銅線路上鍍鎳金或者鎳把金在銅線路上鍍鎳金或者鎳把金材料材料；相關核心相關核心設備包括光刻、電鍍、設備包括光刻、電鍍、刻蝕及薄膜沉積等?？涛g及薄膜沉積等。圖圖20：重布線層（重布線層（RDL）關鍵工序流程）關鍵工序流程主要由十個步驟組成主要由十個步驟組成 資料來源：LB Semicon 重布重布線層線層（RDL）在延伸和互連）在延伸和互連 XY 平面方面發揮關鍵作用平面方面發揮關鍵作用。在扇入晶圓級封裝（FIWLP）和扇出晶

44、圓級封裝（FOWLP）等先進封裝中，RDL 為核心關鍵工藝。使得封裝廠能夠在扇出封裝技術方面與晶圓代工廠展開競爭。通過 RDL，IO Pad 可以制成 FIWLP 或 FOWLP 中不同類型的晶圓級封裝。在 FIWLP 中，凸塊全部生長在芯片上，芯片和焊盤之間的連接主要依靠 RDL 的金屬線。封裝后，IC 的尺寸幾乎與芯片面積相同。在 FOWLP 中，凸塊可以生長在芯片外，封裝后的 IC 比芯片面積大（1.2 倍）。以 2.5D 先進封裝的代表臺積電的 InFO 為例，InFO 在載體上使用一個或多個裸芯片，然后將其嵌入到模塑料的重構晶圓中。并在晶圓上制造 RDL 互連和介電層，這是“芯片優先

45、”的工藝流程。單芯片 InFO 提供高凸點數量，RDL 線從芯片區域向外延伸，形成“扇出”拓撲。圖圖21：FAN IN 和和 FAN OUT 型型 RDL 工藝工藝 圖圖22：RDL 在臺積電在臺積電 InFO_OS 技術中為核心關鍵技術中為核心關鍵 資料來源：基于 SIP 技術的微系統，作者：李揚 資料來源：Heterogeneous Integrations，作者：John H.Lau 2.1.3、硅通孔（硅通孔（TSV）：立體集成工藝的立體集成工藝的核心關鍵核心關鍵 TSV（Through Silicon Via，硅通孔硅通孔）技術技術主要用于立體封裝，主要用于立體封裝，在芯片的垂直方在

46、芯片的垂直方向上提供電氣擴展和互連的功能向上提供電氣擴展和互連的功能。通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通孔，實現芯片之間互連的最新技術。與傳統 Wire Bonding 的芯片堆疊技術不同，TSV 技術能夠使芯片在 3D 堆疊的密度最大，外形尺寸最小，并且大幅改善芯 片運行速度，降低功耗。因此，TSV 技術曾被稱為繼 Wire Bonding、TAB 和 Flip Chip之后的第 4 代封裝技術。圖圖23：TSV（硅通孔）（硅通孔）工藝工藝將多層平面進行堆疊互連將多層平面進行堆疊互連 資料來源：LAM Research 通過 TSV 技術將多層平面型芯片進行堆疊互連，減小芯片面

47、積，大大縮短整體互連線的長度，互連線長度的縮短能有效降低驅動信號所需的功耗。TSV 技術可以集成到制造工藝的不同階段，主要分為 Via-first、Via-middle、Via-last 三種方案。TSV（Via-First）方案：）方案：在晶圓制造完成之前生成 TSV，可以在 Fab 廠前端金屬互連之前進行，實現 Core-to-Core 的連接。該方案目前在微處理器等高性能器件領域應用較多，主要作為系統級芯片（System on a Chip，SoC）的替代方案。Via-first也可以在 CMOS 完成之后在晶圓廠進行 TSV 的制作，然后再完成后端的封裝。TSV（Via-Middle）

48、方案：）方案：通常在 FEOL 步驟完成后，制作硅通孔（TSV），其中包括許多高溫工藝。并在執行多層金屬布線 BEOL 處理之前，完成片內互連工藝。TSV（Via-Last）方案：）方案：將 TSV 放在封裝生產階段，該方案的明顯優勢是可以不改變現有集成電路生產和設計流程。目前，部分廠商已開始在高端的 Flash 和DRAM 領域采用 Via-Last 方案，即在芯片的周邊進行打孔，然后進行芯片或晶圓的堆疊。表表3：TSV 技術主要分為技術主要分為 Via-first 與與 Via-last 兩種方案兩種方案 Via-first/Via-Middle Via-last 設計階段設計階段 CMO

49、S 或 BEOL 之前 BEOL 之后 介入時間介入時間 IC 設計階段介入 晶圓生產完成后開始 加工地點加工地點 IDM 品圓廠 OSAT 封測廠 通孔大小通孔大小 通孔寬度 520m 通孔寬度 2050m 關鍵尺寸關鍵尺寸 控制嚴格 控制相對寬松 縱寬比縱寬比 3:1 到 10:1 3:1 到 15:1 數據來源：基于 SIP 技術的微系統，作者：李揚、開源證券研究所 TSV 主要有三大應用領域，分別是 2.5D 中介轉接層（Interposer）封裝、三維集成電路（3D IC）封裝和三維圓片級芯片尺寸（3D WLCSP）封裝。對應對應 TSV 生產流生產流程，會涉及到深孔刻蝕、程，會涉及

50、到深孔刻蝕、PVD、CVD、銅填充、微凸點及電鍍、清洗、減薄、鍵合、銅填充、微凸點及電鍍、清洗、減薄、鍵合等二十余種設備，其中深孔刻蝕、氣相沉積、銅填充、等二十余種設備，其中深孔刻蝕、氣相沉積、銅填充、CMP 去除多余的金屬、晶圓去除多余的金屬、晶圓減薄、晶圓鍵合等工序涉及的設備最為關鍵。減薄、晶圓鍵合等工序涉及的設備最為關鍵。（1）2.5D 中介轉接層封裝中介轉接層封裝：細線條布線中介轉接層針對的是 FPGA、CPU 等高性能的應用，其特征是正面有多層細節距再布線層和細節距微凸點，主流 TSV 深寬比達到 10:1，厚度約為 100m。TSMC 的 CoWoS（Chip on Wafer o

51、n Substrate，晶圓級封裝）采用的 2.5D TSV 技術。CoWoS 技術把芯片安裝到硅轉接板上，并使用硅轉接板上的高密度走線進行互連。圖圖24：TSV 中介轉接層加工工藝中介轉接層加工工藝主要由主要由 12 個工藝流程個工藝流程組成組成 資料來源：集成電路產業全書，作者：王陽元（2）3D IC 封裝封裝：應用方向主要是存儲類產品應用方向主要是存儲類產品，其原因是存儲類產品引腳密度小，版圖布局規律，芯片功率密度小等。通過 TSV 通孔實現三維集成，可以增加存儲容量，降低功耗，增加帶寬，減小延遲，實現小型化。（3）3D WLCSP：主要應用于圖像、指紋、濾波器、加速度計等傳感器圖像、指

52、紋、濾波器、加速度計等傳感器封裝領域。其特點是采用 Via Last 工藝，TSV 深寬比較?。ㄉ顚挶容^?。?:13:1），孔徑較大出于對成本的考慮，目前圖像傳感器封裝大多采取低深寬比的 TSV 結構。圖圖25：低深寬比低深寬比 TSV 圖像傳感器封裝工藝圖像傳感器封裝工藝主要包含十個工藝流程主要包含十個工藝流程 資料來源：集成電路產業全書，作者王陽元 TSV 工藝中臨時鍵合工藝中臨時鍵合/解鍵合、銅電鍍成本占比最高解鍵合、銅電鍍成本占比最高。根據 A Cost Model Analysis Comparing Via-Middle and Via-Last TSV Processes論文數據

53、，在 Via-Middle 的 TSV工藝制造成本中，臨時鍵合/解鍵合與銅電鍍成本占比均為 17%，背面通孔顯示（主要包括背面減薄和拋光、刻蝕、CVD、CMP 等）和背面 RDL（主要包括 PVD、光刻、電鍍等）成本占比約為 15%左右，其他關鍵工藝包括刻蝕、CVD、銅阻擋層 PVD等。而 Via-Last 的 TSV 工藝中，銅電鍍成本占比 18%，臨時鍵合/解鍵合與銅阻擋層 PVD 成本占比均為 17%，背面 RDL（主要包括 PVD、光刻、電鍍等）成本占比約為16%，其他核心工藝與 Via-Middle 方案類似。圖圖26：TSV 制造成本結構（制造成本結構（Via-Middle 方案）

54、中臨時鍵方案）中臨時鍵合合/解鍵合解鍵合占比最高占比最高，為，為 17%圖圖27：TSV 制造成本構成（制造成本構成（Via-Last 方案）中銅電鍍占方案）中銅電鍍占比最高比最高，為為 18%數據來源：A cost model analysis comparing via-middle and via-last TSV processes，作者：K.-J.Chui 等、開源證券研究所 數據來源：A cost model analysis comparing via-middle and via-last TSV processes，作者：K.-J.Chui 等、開源證券研究所 2.1.4、混

55、合鍵合：縮小混合鍵合：縮小 Bump pitch 間距，擴大互連帶寬間距，擴大互連帶寬 混合鍵合混合鍵合（Hybrid Bonding）是通過銅）是通過銅銅金屬鍵合和二氧化硅銅金屬鍵合和二氧化硅二氧化硅介二氧化硅介質層鍵合實現無凸點永久鍵合的芯片三維堆疊高密度互連技術質層鍵合實現無凸點永久鍵合的芯片三維堆疊高密度互連技術。據先進封裝的發展與機遇論文數據，可實現極小間距的芯片焊盤互連，每平方毫米可互連的芯片焊盤數為 104106個，可以提供更高的互連密度、更小更簡單的電路、更大的帶寬、更小的電容和更低的功耗。圖圖28：混合鍵合顯著提升鍵合技術性能混合鍵合顯著提升鍵合技術性能 資料來源：先進封裝技

56、術的發展與機遇，作者：曹立強等 混合鍵合工藝提供更高互連密度，逐漸取代傳統焊接工藝混合鍵合工藝提供更高互連密度，逐漸取代傳統焊接工藝。與傳統 C4 焊點和微凸點連接技術相比，混合鍵合技術主要優點有：實現芯片之間無凸點互連，微凸點的取消將進一步降低芯片之間通道的寄生電感和信號延時；實現芯片之間超細間距的互連，比微凸點提高 10 倍以上，超細間距的互連將增加布線有效使用面積，大幅增加通道數量，簡化 I/O 端口電路；實現超薄芯片制備，通過芯片減薄可使芯臨時鍵合/解鍵合,17%硬掩模CVD,4%刻蝕,8%襯底CVD,8%銅阻擋層PVD,9%銅電鍍,17%銅CMP,7%背面通孔顯示,15%背面RDL,

57、15%臨時鍵合/解鍵合,17%硬掩模CVD,11%刻蝕,7%襯底CVD,4%銅阻擋層PVD,17%銅電鍍,18%銅CMP,10%背面RDL,16%片厚度和重量大幅降低，并且可進一步提升系統中芯片的互連帶寬；實現鍵合可靠性的提高，銅銅觸點間以分子尺度融合分子尺度融合，取消了焊料連接，二氧化硅取消了焊料連接，二氧化硅二氧化二氧化硅以分子共價鍵鍵合取消了底填材料，極大提高了界面鍵合強度，增強了芯片的環硅以分子共價鍵鍵合取消了底填材料，極大提高了界面鍵合強度，增強了芯片的環境適應性。境適應性。圖圖29：Hybrid Boding 工藝比傳統焊接工藝步驟減少工藝比傳統焊接工藝步驟減少 圖圖30：Hybr

58、id Bonding 工藝在工藝在 3D 封裝中的應用封裝中的應用 資料來源：Enabling Hybrid Bonding on Intel Process，作者：Adel Elsherbini 等 資料來源：Enabling Hybrid Bonding on Intel Process，作者：Adel Elsherbini 等 混合鍵合工藝主要包含混合鍵合工藝主要包含 D2W（Die-to-Wafer）和）和 W2W（Wafer-to-Wafer）兩類）兩類鍵合鍵合。根據 EVG 報告Bonding Technologies for the Next Generation Integra

59、tion Schemes（發布于 2021 年 6 月 10 日）數據，Wafer-to-Wafer 的工藝更加成熟，但的工藝更加成熟，但需要每個芯片尺寸相同，且整體良率較低。下游應用端，在背光需要每個芯片尺寸相同，且整體良率較低。下游應用端，在背光 CIS 及存儲領域及存儲領域 3D NAND 等領域均已實現量產。而等領域均已實現量產。而 D2W 下游應用前景更廣，但產品仍處于研發及量下游應用前景更廣，但產品仍處于研發及量產爬坡階段。產爬坡階段。表表4：混合鍵合混合鍵合在存儲與邏輯在存儲與邏輯應用領域應用領域均有技術突破均有技術突破 背光 CIS 存儲 邏輯 3D NAND HBM Stac

60、ks DDR6+Next Gen.Memory SoC Partitioning Scaling 堆疊芯片堆疊芯片 光電二極管+DRAM+邏輯芯片 NAND+外圍電路 12+層堆疊 Peri under DRAM Peri on MRAM，FeRAM，PCM SoIC SRAM+Logic 背面 PDN（5nm）鍵合方式鍵合方式 W2W W2W W2W/D2W W2W W2W W2W/D2W W2W W2W 間距間距 2m1m 2m1m 5m3m 2m1m 2m1m 9m2m 2m By scanner 技術進展技術進展 量產 量產 研發 研發 研發 量產爬坡 量產爬坡 量產爬坡 相關公司相關

61、公司 Sony YMTC Xperi IMEC IMEC 臺積電 IMEC IMEC 數據來源：EVG、開源證券研究所 混合鍵合的關鍵工藝步驟包括電鍍（電化學沉積、混合鍵合的關鍵工藝步驟包括電鍍（電化學沉積、ECD）、）、CMP、等離子體活、等離子體活化、對準、鍵合、分離和退火?；?、對準、鍵合、分離和退火。W2W（Wafer-to-Wafer，晶圓到晶圓鍵合晶圓到晶圓鍵合）是指將兩片晶圓高精度對準、接合，）是指將兩片晶圓高精度對準、接合，實現兩片晶圓之間功能模塊集成的工藝實現兩片晶圓之間功能模塊集成的工藝。晶圓級鍵合設備可用于存儲器堆疊、3D 片 上系統(SoC)、背照式 CMOS 圖像傳感器

62、堆疊以及芯片分區等多個領域，是目前混合鍵合中能夠進行大量生產的技術。圖圖31：混合鍵合工藝中混合鍵合工藝中 Wafer-to-wafer 工藝流程工藝流程 資料來源：Adeia D2W（Die to Wafer，芯片到晶圓芯片到晶圓）是指將單個芯片逐個鍵合到目標晶圓上的過）是指將單個芯片逐個鍵合到目標晶圓上的過程。程。模具尺寸越大，使用 D2W 堆疊越有利，成本效益越高。D2W 通常是混合鍵合通常是混合鍵合的主要選擇，因為它支持不同的芯片尺寸、不同的晶圓類型和已知的良好芯片，而的主要選擇，因為它支持不同的芯片尺寸、不同的晶圓類型和已知的良好芯片，而W2W 通常只支持相同節點的芯片通常只支持相同

63、節點的芯片。圖圖32：混合鍵合工藝中混合鍵合工藝中 Die-to-wafer 工藝流程工藝流程 資料來源：Adeia 混合鍵合拉動鍵合設備需求混合鍵合拉動鍵合設備需求。根據華卓精科招股書，1 萬片晶圓/月的產能需要配置 4-5 臺晶圓級鍵合設備。隨著混合鍵合技術不斷成熟，長鑫存儲、長江存儲、武漢新芯等存儲企業不斷擴充存儲芯片制造產能；中芯國際、士蘭微等也在積極布局特殊工藝產線，應用于 CIS 和 MEMS 等產品生產。產線的建設將帶動國內晶圓級鍵合設備市場的快速增長。此外，根據 Besi 數據，2030 年全球混合鍵合市場保守預測累計 800 臺，而樂觀預測將有望實現 1800 臺。圖圖33：

64、邏輯領域將增加約邏輯領域將增加約 2 倍的鍵合工藝需求倍的鍵合工藝需求 圖圖34：存儲存儲領域將領域將需要更多的需要更多的鍵合鍵合工藝步驟工藝步驟 資料來源：Besi 資料來源：Besi 圖圖35：邏輯、存儲及應用處理器等新品將拉動混合鍵合設備市場需求邏輯、存儲及應用處理器等新品將拉動混合鍵合設備市場需求（單位：臺）（單位：臺）數據來源：Besi 2.2、單芯片封裝：提升芯片占封裝面積比例單芯片封裝：提升芯片占封裝面積比例 單顆芯片封裝單顆芯片封裝以小型化以小型化和和增加增加 I/O 數量為發展方向數量為發展方向。為適應手機、筆記本電腦等便攜式電子產品小、輕、薄、低成本等需求，日本開發出芯片級

65、封裝（Chip Scale Package，CSP），其封裝面積與芯片面積之比不大于 1.2，從而解決了芯片小而封裝大的根本矛盾。CSP 封裝中最具有代表性的倒裝芯片（Flip Chip，FC）、晶圓級封裝（Wafer Level Package，WLP）的工藝突破，成為后續封裝工藝演進中的重要組成部分。2.2.1、倒裝芯片（倒裝芯片（Flip Chip）：簡化引線鍵合，提升傳輸速度）：簡化引線鍵合，提升傳輸速度 FC（Flip Chip，倒裝芯片），倒裝芯片）是系統級封裝常用的高密度封裝互連技術，通過是系統級封裝常用的高密度封裝互連技術，通過 2D排列的金屬凸點將芯片的電路面朝下直接鍵合到基

66、板、襯底或排列的金屬凸點將芯片的電路面朝下直接鍵合到基板、襯底或 PCB 上。上。近年來，隨 著 I/O 端口的增加和芯片體積的縮小，系統級封裝中的凸點間距不斷變小，高密度窄間距微凸點倒裝技術受到重視并得到高速發展，其應用范圍也迅速擴大。Flip Chip 與傳統的引線鍵合工藝相比，具有優點包括：（1）I/O 密度高；（2）由于采用了凸點結構，互連長度大大縮短，互連線電阻、電感更小封裝的電性能得到極大的改善；（3）芯片中產生的熱量可通過焊料凸點直接傳輸到封裝襯底上，因此芯片溫度會降低。圖圖36：倒裝相比傳統封裝節省引線鍵合步驟倒裝相比傳統封裝節省引線鍵合步驟 資料來源：SK Hynix 官網

67、常規的倒裝焊封裝工藝包括倒裝焊接和底部填充兩個步驟，其中倒裝焊接過程需要合適的助焊劑以增強焊料的潤濕性，并且在轉移的過程中能暫時固定芯片?；镜慕M裝工藝流程包括圓片流片、制作凸點、切片、拾取、放置芯片、回流、填充等。其中，倒裝的關鍵技術是 Bumping（凸塊）工藝。當芯片制作工序完成后，將濺鍍上一層薄薄的金屬層（Under Bump Metallization，簡稱，簡稱 UBM)，而凸塊被沉淀在 UBM 上。常用的凸塊材料為金凸塊、錫銀、錫鉍等，其良率的關鍵在于當焊盤間距縮小時，必須保持凸塊尺寸的穩定性、一致性。圖圖37：倒裝（倒裝（Flip Chip）工藝流程）工藝流程主要分為主要分為

68、6 個步驟個步驟 資料來源：SK Hynix 官網 2.2.2、晶圓級芯片封裝（晶圓級芯片封裝（WLP）：拓展）：拓展 I/O 接觸點，提升連接密度接觸點，提升連接密度同時同時降低生降低生產成本產成本 WLP（Wafer Level Packaging，晶圓級芯片封裝），晶圓級芯片封裝）切割晶圓與封裝的先后順序切割晶圓與封裝的先后順序與傳統方式大不相同與傳統方式大不相同。在傳統晶圓封裝中，是將成品晶圓切割成單個芯片，然后再進行黏合封裝。不同于傳統封裝工藝，晶圓級封裝是在芯片還在晶圓上的時候就對芯片進行封裝，保護層可以黏接在晶圓的頂部或底部，然后連接電路，再將晶圓切成單個芯片。相比于傳統封裝，晶

69、圓級封裝具有以下優點：（1）封裝尺寸小封裝尺寸?。河捎跊]有引線、鍵合和塑膠工藝，封裝無需向芯片外擴展，使得 WLP 的封裝尺寸幾乎等于芯片尺寸。（2）高傳輸速度高傳輸速度：與傳統金屬引線產品相比，WLP 一般有較短的連接線路，在高效能要求如高頻下，會有較好的表現。（3）高密度連接高密度連接：WLP 可運用數組式連接，芯片和電路板之間連接不限制于芯片四周，提高單位面積的連接密度。（4）生產周期短生產周期短：WLP 從芯片制造、封裝以及成品的整個過程中，中間環節大大減少，生產效率高，周期縮短很多。（5）工藝成本低工藝成本低：WLP 是在硅片層面上完成封裝測試的，以批量化的生產方式達到成本最小化的目

70、標。WLP 的成本取決于每個硅片上合格芯片的數量，芯片設計尺寸減小和硅片尺寸增大的發展趨勢使得單個器件封裝的成本相應地減少。WLP可充分利用晶圓制造設備，生產設施費用低?；谝陨系膬瀯?，晶圓級封裝可滿足超薄大尺寸的存儲類芯片的性能要求。目前多用于低引腳數產品，包括無線連接、汽車電子、數字信號等。圖圖38：晶圓級封裝與傳統封裝工藝流程的差異晶圓級封裝與傳統封裝工藝流程的差異 資料來源：Cadence 晶圓級芯片封裝晶圓級芯片封裝分為兩種主要類型：分為兩種主要類型：扇入型與扇出型晶圓級封裝扇入型與扇出型晶圓級封裝，兩者的主要兩者的主要區別在于如何合并重布線層（區別在于如何合并重布線層（RDL）。在

71、扇入型，RDL 走線向內布線，面積受到限制，約 200 個 I/O 和 0.6mm 將達到上限。而在扇出型中，通過擴展封裝的可用面積，RDL 走線可以向內和向外布線，從而實現更薄的封裝和更多的 I/O。圖圖39：扇入型和扇出型扇入型和扇出型 WLP 剖面對比剖面對比 圖圖40：扇入型和扇出型扇入型和扇出型 WLP 底面底面對比對比 資料來源：Any Silicon 資料來源：ASE、開源證券研究所 FIWLP（Fan-In Wafer Level Packaging，扇入型晶圓級封裝扇入型晶圓級封裝）：封裝尺寸與芯片尺寸相同，都可以將尺寸縮至最小。扇入型 WLCSP 的錫球直接固定在芯片上，無

72、需基板等媒介，電氣傳輸路徑相對較短，因而電氣特性得到改善。此外，扇入型WLCSP 無需基板和導線等封裝材料，工藝成本較低。這種封裝工藝在晶圓上一次性完成，因而在裸片 Die 數量多且生產效率高的情況下，可進一步節約成本。圖圖41：扇入型晶圓級芯片封裝（扇入型晶圓級芯片封裝（Fan-In WLCSP）工序）工序將錫球固定在芯片上將錫球固定在芯片上 資料來源：SK Hynix 官網 FOWLP（Fan-Out Wafer Level Packaging，扇出型晶圓級封裝扇出型晶圓級封裝）：錫球可以延伸至芯片以外，除了具備扇入型 WLCSP 的良好電氣特性外，扇出型 WLCSP 還克服了扇入型 WL

73、CSP 的一些缺點。其中包括：無法使用現有基礎設施進行封裝測試；封裝錫球陳列尺寸大于芯片尺寸導致無法進行封裝；以及因封裝不良芯片導致加工成本增加等問題。扇出型 WLP 的具體步驟是先把晶圓切割，然后把芯片在載體上擺成晶圓的形狀，芯片之間的空隙用環氧樹脂填充起來，每個芯片多了一層保護殼。后面的步驟跟扇入型一致，用重布線層技術對每個芯片進行處理，然后切割得到芯片成品。圖圖42：扇出型晶圓級芯片封裝（扇出型晶圓級芯片封裝（Fan-Out WLCSP）工序）工序將錫球延伸至芯片外將錫球延伸至芯片外 資料來源：SK Hynix 官網 2.3、多芯片封裝：高密度系統式集成多芯片封裝：高密度系統式集成 系統

74、級封裝系統級封裝主要解決芯片與芯片之間的互連問題主要解決芯片與芯片之間的互連問題。電子設備的運行通常依賴于多個芯片之間的協作，而芯片間的信號傳輸效率會因為互連的質量而受到影響。多芯片組件（Multi-chip Module，MCM）與系統封裝（System in Package，SiP）通過將多塊芯片組裝在單塊線路板上，實現整機系統的功能，有效的提升了芯片間的互連質量。2.3.1、2.5D/3D 封裝：立體式堆疊，主要應用于高端集成度產品封裝：立體式堆疊，主要應用于高端集成度產品 2.5D 封裝是在封裝是在 2D 封裝結構的基礎上，芯片封裝結構的基礎上，芯片與與封裝載體之間加入硅中介層封裝載體

75、之間加入硅中介層進行進行打孔和布線打孔和布線。通過利用硅通孔連接其上、下表面的金屬，多采用倒裝芯片組裝工藝。和 2D 結構封裝相比，采用 2.5D 結構封裝的產品容量和性能更高。3D 與與 2.5D 封裝的主要區別在于，封裝的主要區別在于，2.5D 是在中介層上進行打孔和布線的，而是在中介層上進行打孔和布線的，而 3D封裝是將芯片與芯片直接堆疊封裝是將芯片與芯片直接堆疊?？刹捎靡€鍵合、倒裝芯片或混合封裝工藝，或采用硅通孔技術進行互連。在高性能計算芯片中，通過 3D 堆疊技術可以擴大內存芯片的容量、提升傳輸帶寬，同時由于堆疊中引線的減少，大大降低了芯片中因數據傳輸造成的不必要的能量損耗，因此采

76、用TSV工藝的3D IC大量運用于存儲器（SRAM、DRAM、Flash）、GPU、CPU 等多種高端應用領域。圖圖43：3D 封裝封裝不采用硅中介層不采用硅中介層 圖圖44：3D 封裝不包含中介層（封裝不包含中介層（Interposer）資料來源：Semiconductor Engineering 資料來源：Semi Wiki CoWoS（Chip-on-Wafer-on-Substrate）為臺積電推出的）為臺積電推出的 2.5D 封裝技術封裝技術代表代表。該技術是將芯片封裝到硅轉接板上，并使用硅轉接板上的高密度布線進行互連，然后再將硅轉接板安裝在封裝基板上。CoWoS 主要工藝流程包括主

77、要工藝流程包括：先將芯片通過 uBump 安裝在 Silicon Interposer Wafer 上，并填入 underfill 保護芯片的連接結構；將 Interposer Wafer 連同芯片反轉安裝在載板（Carrier）上；將 Interposer Wafer 減薄，并制作 RDL 和 Bump；將Interposer Wafer 從載板上轉移到膠帶上并切割 Wafer；將切割后的芯片從膠帶上取下并安裝在基板上。圖圖45：CoWoS 工藝為工藝為 2.5D 封裝工藝封裝工藝 資料來源：Counter Point 臺積電自2012年就開始采用CoWoS技術，通過該技術把多個芯片封裝到一

78、起，通過硅轉接板高密度互連，達到了封裝體積小、性能高、功耗低、引腳少的效果。該技術已發展 5 代，通過掩膜版拼接技術，無源轉接板尺寸從接近 1 個光罩面積增至 3 個光罩面積（2500mm2）。前兩代為同質芯片集成，主要集成硅基邏輯芯片，從第 3 代起演變為異質芯片集成，主要集成邏輯 SoC 芯片和 HBM 陣列。為提高芯片的電源完整性，其開始在無源轉接板內集成深溝槽電容。圖圖46：CoWoS 技術路徑發展流程技術路徑發展流程 資料來源：先進封裝技術的發展與機遇 臺積電依據采用不同的中介層（臺積電依據采用不同的中介層（interposer）將）將 CoWoS 封裝技術分為三種類型封裝技術分為三

79、種類型，CoWoS-S、CoWoS-R 及及 CoWoS-L。S 即為硅（Si）襯底作為中介層、R 為 RDL（重布線）、L 為 LSI（嵌入式）。其主要區別在于芯片與芯片之間的連接、芯片和基板之間的連接方式不同。CoWoS-S 為最早開發的系列，芯片通過 Chip on Wafer（CoW）的封裝制程連接至硅晶圓，再把 CoW 芯片與基板（Substrate）連接，整合成 CoWoS。CoWoS-R 為扇出型晶圓級封裝，使用重布層連接。CoWoS-L 也是扇出型晶圓級，它結合了 CoWoS-S 和 InFO 技術的優點，使用局部硅互連嵌入在重布層進行整合。CoWoS 為臺積電歷史最悠久的技術

80、，適用于高速運算產品。表表5：CoWoS 細細分為分為 CoWoS-S、CoWoS-R 及及 CoWoS-L 三種類型三種類型 CoWoS-S CoWoS-R CoWoS-L 生產階段 2012 年起量產 2023Q2 量產爬坡 2024-2025 年計劃量產 產品進展 量產 驗證 驗證 應用 HBM、HPC HBM 與 SoC 異構集成 HPC 優勢 硅中介層 2.5D 封裝、UH 互連密度、Si 中介層為無源或有源電路、節距和帶寬密度優于 CoWoS-R RDL 中介層、更低的成本、外形尺寸以及功耗和信號完整性優勢、節距和帶寬密度 嵌入式 RDL 中介層、高清 USR 連接、本地 HD 互

81、連可消除大型硅中介層，從而實現更高的設計復雜性、高速性能和降低制造成本、嵌入式具有薄型和低寄生分立元件 產品 高通（Google TPU），英偉達 Hopper GPU，壁仞 BR100-流程圖 資料來源：TSMC、Yole、開源證券研究所 CoWoS 技術應用廣泛，已獲得高端芯片廠商支持技術應用廣泛，已獲得高端芯片廠商支持。英偉達于 2022 年發布了Hopper Tensor Core GPU，據 Yole 表示，它采用臺積電的 CoWos-S 為代表的 Sillicon Interposer（硅中介層）連接方案將 GPU（臺積電 4nm 工藝）與 6 個 HBM 互連。該產品是市場上第一

82、個使用 HBM3 的產品，提供比英偉達上一代產品 A100 多兩倍的DRAM 帶寬。Hopper GPU 與 Grace CPU 配合使用 NVIDIA 的超高速芯片對芯片互連，提供 900GB/s 的帶寬，比 PCIe Gen5 快 7 倍。這種創新的設計將為高性能計算、人工智能和游戲市場運行 TB 級數據的應用程序提供高達十倍的性能。圖圖47：英偉達英偉達 H100 芯片對于芯片對于 CoWos 封裝應用封裝應用 數據來源：Yole、NVIDIA 官網 2.3.2、Chiplet 封裝：模塊化設計，構建高集成芯片封裝：模塊化設計，構建高集成芯片 Chiplet 又稱芯?；蛘咝⌒酒?，通過 d

83、ie-to-die 內部互聯技術實現多個模塊芯片與底層基礎芯片封裝在一起，形成系統芯片，以實現新形式的 IP 復用。Chiplet 允許更多的設計靈活性，更快的上市時間，更好的產量，比單片 SoC 方案更具經濟效益。圖圖48：Chiplet 從封裝角度簡化芯片設計從封裝角度簡化芯片設計 資料來源：Chiplets：Opportunities and Challenges for the Semiconductor Industry，作者：Joseph Fitzgerald 等 Chiplet 技術可以實現芯片內部異構集成與異質集成的功能技術可以實現芯片內部異構集成與異質集成的功能。（1）異構集

84、成：將多個不同工藝節點、不同功能、不同制造商制造的芯片進行封裝，例如，將多個廠商制造的不同制程的芯片通過異構集成技術封裝在一起；（2）異質集成：將不同材料的半導體器件集成到同一封裝內，例如將生產材料為 Si、SiC、GaN 等芯片通過異質集成技術封裝到一起，具有一定經濟性和靈活性，也可以提升系統性能。Chiplet 技術相比單片 SoC 主要包含以下三種優勢：（1）大幅提高大芯片良率）大幅提高大芯片良率。據半導體行業觀察，芯片良率隨著芯片面積的增大而下降，掩模尺寸 700mm的設計通常會產生大約 30%的合格芯片，而 150mm芯片的良品率約為 80%，而 Chiplet 設計將大芯片分成更小

85、的芯片可以有效改善良率。同時降低因為不良率而導致的成本增加。（2）降低設計的復雜度和設計成本。）降低設計的復雜度和設計成本。如果在芯片設計階段，就將大規模的 SoC按照不同的功能模塊分解為一個個的 Chiplet，那么部分 Chiplet 可以做到類似模塊化的設計，而且可以重復運用在不同的芯片產品當中。這樣不僅可以大幅降低芯片設計的難度和設計成本，同時也有利于后續產品的迭代，加速產品的上市周期。（3）降低芯片制造成本）降低芯片制造成本。將 SoC 進行 Chiplet 化之后，不同的芯?？梢愿鶕枰獊磉x擇合適的工藝制程分開制造，再通過先進封裝技術進行組裝，不需要全部都采用先進的制程在一塊晶圓上

86、進行一體化制造，可以極大地降低芯片的制造成本。表表6：Chiplet 芯片相比于單片芯片相比于單片 SoC 優勢顯著優勢顯著 項目項目 單片單片 SoC Chiplet 芯片芯片 設計成本 高，7nm 大于 2 億美元 比單片 SoC 設計成本低 設計時間 長,一般大于 18 個月 較短，一般 12 個月，后續設計更快 設計風險 高，遺測功能需要重新設計 較低，重新設計內容，可以增減模塊芯片 性能 高，針對不能規?；δ艿闹匦略O計會造成資源低效使用 較高，可根據模塊功能選擇芯片制程 功耗 低 接近單片 SoC 功耗 上市時間 慢 較快 產品尺寸 小 較小 資料來源：后摩爾時代 Chiplet

87、技術的演進與挑戰，作者：楊暉、開源證券研究所 3、國產替代國產替代疊加下游驅動，半導體封裝國產率加速滲透疊加下游驅動，半導體封裝國產率加速滲透 3.1、美國美國管制先進芯片及設備管制先進芯片及設備出口，出口，先進封裝本土化勢在必行先進封裝本土化勢在必行 國產替代：半導體產業國產替代為封測行業帶來機遇。國產替代：半導體產業國產替代為封測行業帶來機遇。2018 年美國商務部將華為列入實體名單事件以來，國內IC從業者愈加深刻認識到核心技術國產化的重要性，無論是集成電路設計、制造還是封測，都開始著重培養與扶持本土供應企業，轉單趨勢愈加明顯。隨著中美摩擦的進一步加劇，全球半導體產業鏈將有可能迎來重構，而

88、封測乃是國內半導體最為成熟的一環，需求將進一步提升。圖圖49：美國對美國對華華半導體產業的限制半導體產業的限制持續持續升級升級 資料來源：美國國會、美國 BIS、華爾街見聞、紐約時報、環球時報、開源證券研究所 3.2、AI、HPC、5G 和和 IoT 等應用，等應用，拉動拉動先進封裝先進封裝需求需求 先進封裝技術多領域持續發展，成長空間廣闊先進封裝技術多領域持續發展，成長空間廣闊。先進封裝技術已廣泛應用于多個領域，包括 AI、智能駕駛、AR/VR、HPC、IoT、5G、手機通信、區塊鏈等。傳統的延續摩爾定律提升芯片性能的方式往往意味著更復雜的設計，更多且更密集的晶體管以及更大的芯片面積，同時意

89、味著更高的成本和更低的良品率。先進封裝憑借高良率、低成本及更優的性能等優勢，可以有效提高加工效率，提高設計效率，減少設計成本。未來隨著終端應用的升級和對芯片封裝性能的需求增加，先進封裝技術成長空間廣闊。表表7：終端應用對先進封裝的需求旺盛終端應用對先進封裝的需求旺盛 應用領域 CPU/GPU APU DPU MCU ASIC FPGA 存儲 傳感器 模擬 光電子 人工智能 FC、2.5D/3D、FO、SiP FC、FO、ED FC、WB、QFN、WLCSP FC、FO FC、2.5D/3D、FO FC、3D、WB、QFN、WLCSP、SiP 智能駕駛 FC、FO、WB、QFN、WLCSP、Si

90、P FC、FO、WB、QFN、ED、SiP AR/VR HPC FC、FO、ED FC、2.5D/3D、FO FC、2.5D/3D、WB、SiP IoT FC、WB、QFN、WLCSP FC、FO、WB、QFN、WLCSP、SiP FC、FO、WB、QFN、ED、SiP 5G FC、2.5D/3D、FO、SiP FC、FO、ED FC、2.5D/3D、WB、SiP 手機通信 FC、FO、WB、QFN、WLCSP、SiP 區塊鏈 FC、2.5D/3D、FO FC、2.5D/3D、FO 資料來源：Yole、JW Insights、開源證券研究所 高算力芯片供不應求，先進封裝高算力芯片供不應求，先進

91、封裝為關鍵環節為關鍵環節。隨著 2023 年 ChatGPT 掀起 AI 風暴，科技巨頭紛紛加大了在大型語言模型和人工智能的研發與應用投入。高算力芯片作為 AI 技術的基礎，迎來行業需求快速成長期。根據 Trend Force 2023 年 5 月 30日預測，2023 年全球 AI 服務器出貨量將大幅增長，約 118.3 萬臺配備 GPU、FPGA和 ASIC 的服務器運往全球市場，同比+38.4%。其中，英偉達 GPU 在 AI 服務器市場占據主導地位，占據約 60-70%的全球 GPU 出貨量市場份額。英偉達旗下 H100、A100 等高性能算力 GPU 的需求急劇增加，導致產品供不應求

92、。英偉達 GPU 的供應缺口之一即為臺積電的 CoWoS 封裝，而 CoWoS 產能瓶頸主要在封裝設備。據科創板日報，2023 年 11 月 6 日臺灣經濟日報消息，由于 CoWoS設備交期仍長達 8 個月，臺積電 2023 年 11 月通過整合扇出型封裝（InFO）改機增加 CoWoS 月產能至 1.5 萬片，公司法人說明會預估 2024 年臺積電 CoWoS 年產能將倍增，其中英偉達占臺積電 CoWoS 總產能比重約 40%，AMD 占比約 8%；至于臺積電以外的供應鏈可增加 20%產能。圖圖50：據據 Trend Force 預計，預計，2022-2026 年全球年全球 AI 服務服務器

93、銷量器銷量 CAGR 29%圖圖51：2022 年年 AI 服務器總需求量服務器總需求量 CR5 占比超占比超 70%數據來源：Trend Force、開源證券研究所 數據來源：Trend Force、開源證券研究所 3.3、國產中道設備具備市場競爭力，后道國產中道設備具備市場競爭力，后道封裝設備國產化率封裝設備國產化率有望加速有望加速 先進封裝技術迭代，先進封裝技術迭代，對對設備的要求設備的要求持續持續提高。提高。先進封裝的種類繁多，工藝主要分成三段，包括晶圓級工藝、芯片級封裝工藝以及塑料封裝工藝。部分核心工藝環節，包括凸塊、RDL 以及 TSV 工藝需要用到光刻機、刻蝕機、沉積機等多種前道

94、設備；有些需要在原有的設備上進行改進和優化，增加新的功能，例如晶圓減薄機、劃片機、鍵合設備等。8.5%38.4%27.1%26.0%25.0%0%10%20%30%40%50%05010015020025020222023E2024E2025E2026E全球AI服務器銷量YoY微軟,19%谷歌,17%Meta,16%AWS,14%字節跳動,6%騰訊,2%百度,2%阿里巴巴,2%其他,22%表表8：先進封裝關鍵工藝所需先進封裝關鍵工藝所需關鍵工藝關鍵工藝設備設備 工藝段 先進封裝類型 關鍵工藝技術 所需關鍵工藝設備 晶圓級晶圓級 WLP/CSP 重布線技術（RDL）掩膜設備、涂膠機、濺射臺、光刻

95、機、刻蝕機 凸點制造技術（Bumping）涂膠機、濺射臺、光刻機、印刷機、電鍍線、回流焊爐、植球機 扇出技術（Fan-out）倒裝芯片鍵合機、塑封機、掩膜設備、涂膠機、濺射臺、光刻機、刻蝕機、劃片機 硅通孔技術（TSV）晶圓減薄機、掩膜設備、涂膠機、激光打孔機、填充機（電鍍）、濺射臺、光刻機、刻蝕機 高精度互連技術（C2W，W2W）倒裝芯片鍵合機、回流焊爐 晶圓減薄技術 帶凸點晶圓減薄機 晶圓劃片技術 帶凸點晶圓劃片機 BGA、CSP、3D 封裝、SiP/MCM 晶圓減薄技術 晶圓減薄機（厚度 100m 以下）晶圓劃片技術 晶圓劃片機（劃切道寬度 30m）芯片級芯片級 WLP/CSP 芯片安裝

96、技術 裝片機（DB）、固化爐 芯片互連技術 引線鍵合機（WB）、倒裝芯片鍵合機、等離子清洗機、回流焊爐 BGA 芯片安裝技術 裝片機（DB）、固化爐 芯片互連技術 引線鍵合機（WB）、倒裝芯片鍵合機、等離子清洗機、回流焊爐 3D 封裝（PoP、PiP、堆疊芯片）芯片安裝技術 裝片機（DB）、固化爐 芯片互連技術 改善型引線鍵合機、倒裝芯片鍵合機、等離子清洗機、回流焊爐 SiP/MCM 芯片安裝技術 裝片機（DB）、固化爐 芯片互連技術 改善型引線鍵合機、倒裝芯片鍵合機、等離子清洗機、回流焊爐 塑封工藝塑封工藝 BGA 芯片塑料封裝技術 非對稱塑封壓機、固化爐、激光打印機、切割機、植球機 3D

97、封裝（PoP、PiP、堆疊芯片）芯片塑料封裝技術 非對稱塑封壓機、固化爐、裝片機、激光打印機、切割機、倒裝芯片鍵合機、回流焊爐 SiP/MCM 芯片塑料封裝技術 非對稱塑封壓機、固化爐、裝片機、激光打印機、切割機、倒裝芯片鍵合機、回流焊爐 aQFN（先進 QFN 或多圈QFN）芯片塑料封裝技術 非對稱塑封壓機、固化爐、激光打印機、切割機 資料來源：先進封裝關鍵工藝設備面臨的機遇和挑戰，作者：王志越等、開源證券研究所 中道制造設備：圍繞凸塊、布線和中道制造設備：圍繞凸塊、布線和鍵合鍵合/解鍵合解鍵合工藝展開，工藝展開，部分環節國產化設備部分環節國產化設備已實現量產突破已實現量產突破。中道制造環節

98、主要圍繞凸塊（Bumping）制造、芯片表面布線、基板布線、不同層之間的鍵合貼裝展開，制造工藝與前道環節類似，但特征尺寸通常在m 級別。從步驟上看主要有光刻、涂膠顯影、刻蝕、電鍍、沉積以及清洗等環節。全球來看，中道制造設備的公司與前道晶圓制造設備供應商高度重合，參與的全球來看，中道制造設備的公司與前道晶圓制造設備供應商高度重合，參與的公司包括公司包括 AMAT、TEL、SUSS、Veeco、PSK、DNS 等國際知名廠商等國際知名廠商。部分環節國產廠商已進入國內先進封裝廠產線，國內前道設備制造上市企業如北方華創、盛美上海、芯源微、拓荊科技、中科飛測、芯碁微裝等均已在中道制造設備中實現大量產品出

99、貨。未來在先進封裝的快速發展趨勢下，中道制造的重要性逐步凸顯。下游 OSAT 廠商包括長電科技、通富微電、華天科技等廠商正在加速先進封裝產線布局，對于中道設備的需求將持續提劃片機/檢測升。圖圖52：晶圓制造中封裝相關環節產業鏈晶圓制造中封裝相關環節產業鏈 資料來源：各公司官網、各公司公告、開源證券研究所 注：字體加粗的企業為國內 A 股上市公司 全球全球封裝設備封裝設備細分市場細分市場規模來看，規模來看，貼片機貼片機/引線機市場份額占比超引線機市場份額占比超 50%。據中國集成電路網，灼識咨詢預測，2020-2025 年全球封裝設備市場規模 CAGR 約 17.1%，增長至 2025 年 10

100、3.5 億美元。2025 年封裝設備市場中，貼片機/引線機、劃片機/檢測機、塑封/切筋成型設備、電鍍設備市場規模分別為 57.4、28.1、17.1、0.9 億美元，對應市場份額分別為 55.5%、27.1%、16.5%、0.9%。圖圖53：據據灼識咨詢灼識咨詢預計，預計，2020-2025 年全球封裝設備市場年全球封裝設備市場規模規模 CAGR 17%圖圖54：據據灼識咨詢灼識咨詢預計，預計，2025 年貼片機年貼片機/引線機占全球封引線機占全球封裝設備市場份額超裝設備市場份額超 55%數據來源：灼識咨詢、開源證券研究所 數據來源：灼識咨詢、開源證券研究所 后道后道封裝設備國產化率較低，國產

101、替代空間廣闊。封裝設備國產化率較低，國產替代空間廣闊。封測產業雖然是我國半導體產業鏈中最成熟的環節，但后道封裝和測試設備的國產化率仍然較低。根據睿工業（MIR DATABANK）數據及預測，2021 年鍵合機、貼片機以及劃片機的國產化率均為 3%，并預計 2025 年分別有望達到 10%/12%/10%。未來國產半導體封裝設備將逐漸從低端市場轉向高端市場，隨著國產化替代在高端芯片市場的持續放量，市場結構有望發生改變，先進封裝國產設備將加速滲透。表表9：封裝設備國產化率封裝設備國產化率較低較低 設備類型 國產化率 外資廠商 國產廠商 2017 2021 2025E 引線鍵合 1%3%10%ASM

102、、K&S、Besi、Shinkawa 中電科 45 所、深圳翠濤 貼片機 1%3%12%ASM、Besi、Canon、Shinkawa 艾科瑞思、大連佳峰 劃片機 1%3%10%Disco、Accretech 中電科 45 所 資料來源：MIR DATABANK、開源證券研究所 0204060801001202020202120222023E 2024E 2025E貼片機/引線機劃片機/檢測塑封/切筋成型設備電鍍設備53.8%54.1%54.3%54.7%55.4%55.5%27.7%28.0%28.2%27.4%27.1%27.1%17.4%17.2%16.7%16.8%16.6%16.5%

103、0%20%40%60%80%100%2020202120222023E 2024E 2025E貼片機/引線機劃片機/檢測塑封/切筋成型設備電鍍設備 圖圖55：后道封裝及檢測產業鏈后道封裝及檢測產業鏈 資料來源：各公司官網、各公司公告、開源證券研究所 注：字體加粗的企業為國內 A 股上市公司 4、國內先進封裝國內先進封裝產業鏈產業鏈受益受益標的標的 封測廠商封測廠商：長電科技、通富微電、華天科技、甬矽電子等。封測設備封測設備：中科飛測（檢/量測設備）、中微公司（TSV 深硅刻蝕設備）、拓荊科技（W2W、D2W 鍵合設備）、華海清科（CMP、減薄設備）、北方華創（PVD、去膠設備）、芯源微（涂膠顯

104、影、清洗、臨時鍵合/解鍵合設備）、盛美上海（濕法、電鍍設備）、華峰測控（SoC 測試機）、精測電子（檢/量測設備）、長川科技（測試機、分選機）、芯碁微裝（晶圓級封裝直寫光刻機）、新益昌（固晶機）等。表表10：國內封測廠商相關估值表國內封測廠商相關估值表 證券代碼 證券簡稱 市值（億元）收盤價(元）歸母凈利潤 PE 2022A 2023E 2024E 2025E 2022A 2023E 2024E 2025E 600584.SH 長電科技 456 25.49 32.31 16.35 34.29 40.57 14.11 27.88 13.30 11.24 002156.SZ 通富微電 317 20

105、.90 5.02 3.01 9.75 15.23 63.13 105.29 32.51 20.81 002185.SZ 華天科技 237 7.39 7.54 8.20 10.98 15.73 31.41 28.88 21.57 15.05 688362.SH 甬矽電子 97 23.82 1.38 1.32 2.55 4.01 70.30 73.45 38.12 24.19 數據來源：Wind、開源證券研究所 注：長電科技、通富微電、華天科技盈利預測數值來自開源證券研究所，其余選自 Wind 一致預期，數據至 2024 年 1 月 18 日；各公司收盤價截至日期 2024 年 1 月 18 日

106、表表11：國內封測設備廠商相關估值表國內封測設備廠商相關估值表（收盤價截至日期為（收盤價截至日期為 2024 年年 1 月月 17 日）日）證券代碼 證券簡稱 市值（億元）收盤價(元）營業收入 PS 2022A 2023E 2024E 2025E 2022A 2023E 2024E 2025E 688012.SH 中微公司 863 139.31 47.40 62.60 82.80 109.00 18.20 13.78 10.42 7.91 688072.SH 拓荊科技 346 183.70 17.06 28.02 40.50 53.53 20.27 12.34 8.54 6.46 688120

107、.SH 華海清科 294 185.10 16.49 25.17 33.79 43.69 17.84 11.69 8.71 6.73 002371.SZ 北方華創 1,356 255.77 146.88 212.17 272.42 344.24 9.23 6.39 4.98 3.94 688037.SH 芯源微 155 112.75 13.85 20.22 28.88 41.09 11.23 7.69 5.38 3.78 688082.SH 盛美上海 404 92.63 28.73 39.99 51.22 62.42 14.05 10.09 7.88 6.47 688361.SH 中科飛測-U

108、211 65.86 5.09 8.24 11.86 16.26 41.39 25.58 17.76 12.96 688147.SH 微導納米 155 34.07 6.85 16.50 37.30 51.01 22.62 9.38 4.15 3.04 300567.SZ 精測電子 182 65.45 27.31 27.22 37.06 48.36 6.67 6.69 4.91 3.76 300604.SZ 長川科技 202 32.47 25.77 20.09 33.61 46.64 7.85 10.07 6.02 4.34 688630.SH 芯碁微裝 95 72.18 6.52 9.44 13.41 18.33 14.54 10.05 7.07 5.18 688383.SH 新益昌 86 84.30 11.84 12.17 16.36 21.01 7.27 7.07 5.26 4.10 數據來源：Wind、開源證券研究所 注：中微公司、拓荊科技、華海清科、北方華創、芯源微的盈利預測數值來自開源證券研究所，其余選自 Wind 一致預期，數據截至 2024 年 1 月 18 日；各公司收盤價截至日期 2024 年 1 月 18 日。