1、 HBMHBM，訓練側，訓練側/推理側需求的共同焦點推理側需求的共同焦點突破存算協同范式下的“存儲墻“困境突破存算協同范式下的“存儲墻“困境證券分析師：唐仁杰 S0370524080002證券研究報告電子/行業深度報告2025年3月26日行業評級：增持摘要AI算力倍增背景下，“算力墻”日益凸顯。在AI訓練和推理中，大量矩陣計算需快速內存訪問。當內存無法跟上計算速度時，GPU利用率下降，系統性能無法線性隨算力提升。內存帶寬不足已成為AI領域亟待解決的關鍵瓶頸HBM（High Bandwidth Memory）采用3D堆疊DRAM和寬總線并行訪問設計，相較于傳統平面DRAM、GDDR有著高帶寬、低

2、功耗、小封裝/集成體積的特點堆棧層數定容量，引腳數量、數據傳輸速率定帶寬。從HBM1至HBM3e，單堆棧堆疊層數由最高8層至16層，單DRAM容量上限由16Gb(2GB)至32Gb(4Gb），單顆HBM芯片容量由16GB擴展至64GB。相比于容量擴充，存儲帶寬上限由于總IO數量擴充至1024，單PIN數據船速速率由1Gbps提升至最高9.6Gbps，單顆HBM存儲帶寬上限提升至1.2TB/sHBM制造核心工藝涉及TSV、微凸點的垂直互連，TSV工藝約占堆疊封裝成本的37%。TSV達到通孔高深寬比理論極限，需通過DRIE+BOSCH工藝以形成垂直通孔；鍍銅前，需沉積絕緣層及擴散阻擋層，等離子體增

3、強化學氣相沉積(PECVD)+正硅酸乙酯氣體（TEOS）+硅烷（SiH4）在AR過高（如15：1）時側壁薄膜變薄或中斷，因此業界探索使用原子層沉積(ALD)來獲得更佳的膜覆蓋。但ALD的缺陷在于沉積速率慢，設備及材料成本較高?？涛g完成TSV通孔后，需要進行金屬填充以形成垂直導通。目前高性能HBM應用多采用電化學鍍銅(ECP)填充TSV。最終，需要通過化學機械平坦化拋光(CMP)去除多余銅并露出TSV銅柱頂面，使其與表面平齊。CMP工藝要精確控制露銅(dishing)程度鍵合工藝實現多層堆疊，成本敏感度較高；傳統回流焊+毛細底填充工藝在隨著HBM堆疊層數增加和凸點間距減?。ㄐ酒g隙可低至20m）

4、，毛細流動變得困難，容易殘留空隙導致應力集中。TCP+NCF通過預先涂布底填充材料來進行鍵合，由于助焊劑底部清洗難度較大，業界開發出fluxless（無助焊劑）工藝。但熱壓鍵合工藝效率較低，無法批量操作。液態模塑底填充使用低粘度、高滲透性的樹脂以保證在窄間隙中無死角充填，并且可批量，效率較高或成為主流?；旌湘I合仍處于初步階段，但高I/O優勢顯著。D2W方式可以在裸芯良率較低背景下提高封裝良率，但效率較低；未來可能出現DRAM層間采用MR-MUF鍵合工藝，而通過D2W或W2W與基底邏輯Die鍵合的組合鍵合方式HBM市場現狀及市場規模：根據TrendForce數據，從HBM供應市場角度，SK海力士

5、、三星、美光獨占HBM市場，且SK海力士、三星的集中度較高，且相關設備國產化率較低。IDTechEX預測，高性能計算（HPC)硬件市場2025-2035期間將保持13.6%的年化增長率，市場規模將超5810億美元。其中，95%的HPC將使用HBM技術以滿足性能需求，HBM單位銷售額預計至2035年，將較2024年增長15倍相關公司：拓荊科技（688072.SH）：薄膜沉積設備+混合鍵合、盛美上海（688082.SH)：電鍍設備達到國際水平、華海清科（688120.SH)：磨削、CMP及清洗一體化風險提示：風險提示：HBMHBM工藝復雜工藝復雜，涉及產業鏈設備及產業鏈仍以海外企業為主涉及產業鏈設

6、備及產業鏈仍以海外企業為主，地緣影響較大；地緣影響較大；AIAI產業鏈發展不及預期產業鏈發展不及預期，對高性能存儲需求下降對高性能存儲需求下降。目錄目錄一、“存儲墻”一、“存儲墻”-在算力倍升背景下，存儲帶在算力倍升背景下，存儲帶寬成為“阿姆達爾短板”寬成為“阿姆達爾短板”二、二、HBM:HBM:高帶寬高帶寬/高集成密度內存的核心優勢高集成密度內存的核心優勢三、三、HBMHBM核心要素：垂直互連核心要素：垂直互連-TSVTSV及微凸點、及微凸點、UBMUBM工藝工藝四、鍵合工藝：實現多層堆疊，多種鍵合工藝及四、鍵合工藝：實現多層堆疊，多種鍵合工藝及混合鍵合混合鍵合風險提示：風險提示：HBMHB

7、M工藝復雜工藝復雜，涉及產業鏈設備及產業鏈仍以海外企業為主涉及產業鏈設備及產業鏈仍以海外企業為主，地緣地緣影響較大；影響較大；AIAI產業鏈發展不及預期產業鏈發展不及預期，對高性能存儲需求下降對高性能存儲需求下降五、五、HBMHBM現階段市場規模及工藝趨勢現階段市場規模及工藝趨勢六、相關公司六、相關公司“存儲墻”-在算力倍升背景下，存儲帶寬成為“阿姆達爾短板”馮諾依曼架構下，存儲器帶寬存儲器帶寬、容量成為了硬件算力效率的容量成為了硬件算力效率的“阿姆達爾短板阿姆達爾短板”，處理器性能提升被內存傳輸速率所制約，內存帶寬年增速僅約15%。隨著GPU/AI加速器算力猛增，內存無法及時“喂飽”計算單元

8、，導致性能受限。在AI訓練和推理中，大量矩陣計算需快速內存訪問。當內存無法跟上計算速度時，GPU利用率下降，系統性能無法線性隨算力提升。內存帶寬不足已成為內存帶寬不足已成為AIAI領域亟待領域亟待解決的關鍵瓶頸解決的關鍵瓶頸。圖：峰值算力 2 年增長 3 倍，而存儲帶寬及互連帶寬僅增長 1.6、1.4 倍 數據來源：AI and Memory Wall，金元證券研究所 圖：A100 存儲架構與 CPU 類似，均配備私有緩存、共享緩存(HBM)數據來源：NVIDIA，金元證券研究所 “存儲墻”對AI訓練/推理的影響大模型受制于內存容量大模型受制于內存容量：百億/萬億級參數模型訓練和推理需要數百G

9、B到數TB內存。當前當前GPUGPU搭載的高帶寬顯存容量增長有限搭載的高帶寬顯存容量增長有限，很多模型無法全部加載到單卡內存很多模型無法全部加載到單卡內存，不得不拆分到多卡不得不拆分到多卡，增加通信開銷增加通信開銷。帶寬瓶頸限制帶寬瓶頸限制InferenceInference性能：性能：即使GPU峰值算力很高，但若內存帶寬不足，實際性能大打折扣。經典屋頂檐模型（Roofline Model)詳細闡述了“存儲墻”及“算力墻”。Facebook研究人員在PaLM論文中引入了模型FLOPs利用率(MFU)來衡量訓練中算力的飽和程度，但對于推理，更相關的指標是模型帶寬利用率(MBU)。MBU定義為實際

10、消耗的內存帶寬除以硬件峰值帶寬。在純memory-bound情況下，MBU接近100%，此時進一步增加算力無濟于事，只有提高帶寬或減少數據量才能加速。很很多大模型推理場景下多大模型推理場景下MBUMBU都很高都很高，而而MFUMFU偏低偏低。例如例如LlamaLlama-2 2 7070B B在批量在批量1 1時時GPUGPU計算利用較低計算利用較低，但但HBMHBM帶寬幾乎被吃滿帶寬幾乎被吃滿。工程上會采用批處理等手段提高每次計算處理的token數，從而用額外吞吐換取更高效率。但在極端情況下（如單用戶長文本生成），序列步驟無法并行，此時很難擺脫帶寬瓶頸。DatabricksDatabrick

11、s實測實測H H100100集群相集群相比比A A100100在相同模型上在相同模型上BatchBatch SizeSize 1 1 延遲降低延遲降低3636%，在在BatchBatch SizeSize 1616延遲降低延遲降低5252%，但簡單但簡單“堆砌算力堆砌算力”(”(增加更多卡增加更多卡)效果并不顯著效果并不顯著。圖：MBU、MFU 的 Roofline 模型 圖：4x、8x 系統并不會顯著降低延遲，但帶寬增大延遲降低明顯 數據來源：Databricks、金元證券研究所 HBM:高帶寬/高集成密度內存的核心優勢高帶寬：高帶寬：HBM（High Bandwidth Memory）采用

12、3D堆疊DRAM和寬總線并行訪問設計，每顆HBM堆疊存儲器擁有1024-bit總線，相比傳統DDR/GDDR顯存帶寬大幅提升。例如HBM2提供256GB/s帶寬，HBM3可達819GB/s以上低功耗：低功耗：HBM通過降低工作頻率、提高總線并行度，實現更高能效。每比特傳輸能耗顯著低于GDDR等顯存（約降低30-50%）。這意味著在提供同等帶寬下，HBM耗電更少，有利于控制高性能芯片的功耗和發熱集成密度提升：HBM采用硅中介層(Interposer)的2.5D集成，將多個DRAM芯片垂直堆疊并緊貼處理器封裝。相比分立顯存芯片圍繞PCB布局，HBM封裝占用空間小、連線距離短，信號延遲低且可靠性更高

13、。這使得在有限封裝面積內提供大容量、高帶寬存儲成為可能。圖：HBM 基礎結構及封裝體 數據來源：SK Hynix，金元證券研究所 圖：HBM 各代基礎數據傳輸路徑 數據來源：金元證券研究所，SK Hynix HBM技術演進歷程20162019201502032023HBM1JEDEC推出首代HBM標準，SK海力士率先產出HBM芯片。AMD Fiji圖形卡首次應用HBM1，采用4-Hi堆疊，每堆棧帶寬128GB/s，顯存總帶寬達512GB/s。引入2.5D硅中介層封裝，驗證了HBM概念。HBM2第二代標準，帶寬/速率翻倍。支持8-Hi堆疊，單堆容量最高8GB，帶寬提升至256GB/s。2017-

14、2018年量產應用于NVIDIA P100/V100、AMD Vega等，加速高性能計算HBM2EHBM2增強版，速率提升至3.6Gbps。支持12-Hi堆疊，單堆容量可達16-24GB，帶寬最高約460GB/s。SK海力士“Flashbolt”產品 實 現 16GB/堆 棧 和460GB/s帶寬，主要用于NVIDIAA100、AMDMI100/MI200等AI加速器。HBM3EHBM3的升級版本，速率提升至 89.6Gbps，每堆帶寬有望突破1.2TB/s。三星電子2023年開發出業內首款12-HiHBM3E（代號“Shinebolt”），單顆容量24GB，將于2024年供貨NVIDIA新一

15、代GPU第 三 代標 準，速 率提 高到 6.4Gbps，帶寬 約819GB/s每堆棧(IO數量1024，包括16通道，單通道IO數量）。支持堆疊高度進一步增加（12-Hi及以上），單堆容量可達24GB。2022年SK海力士率先量產HBM3并供應英偉達H100等，標志HBM進入2+TB/s帶寬時代。HBM32022HBM4預計2025-2026下一代HBM（第六代）研制中。目標進一步倍增帶寬和容量，可能采用16-Hi堆疊實現單堆64GB容量，帶寬有望超過1.5TB/s。SK海力士已攜手TSMC開發HBM4，計劃2026年量產；三星亦瞄準16層HBM4。高容量（堆疊層數)、高帶寬（高PIN)、低

16、功耗HBM vs GDDR：性能、能效、封裝體積差異帶寬：單顆HBM的帶寬雖然工作頻率較低，但憑借超寬總線顯著領先單顆GDDR。典型GDDR6顯存單顆帶寬約64GB/s，但需要多顆并行才能達到數百GB/s；而HBM2e單堆棧（8-Hi）帶寬已超過460GB/s。HBM3在NVIDIA H100上組成5120-bit總線，整卡內存帶寬高達2 TB/s以上。功耗：HBM能在較低頻率下提供高帶寬，因此每單位帶寬功耗大幅低于GDDR。研究表明HBM比GDDR在類似帶寬下功耗低30-40%。這對數據中心GPU等功耗受限場景尤為重要，HBM降低了內存系統功耗占比封裝/體積：HBM通過芯片堆疊實現高密度封裝

17、，每堆?？杉啥噙_8-16層DRAM芯片，總容量達數十GB。而GDDR需多顆分散布局，占用PCB空間大且布線復雜。在高性能計算模塊中，用HBM替代傳統顯存可顯著縮小體積并提高集成度。圖：GDDR 6X 封裝體積較大，且同等數量下帶寬遠低于 HBM 數據來源：FiberMall，金元證券研究所 圖：不同 GPU 在使用 GDDR 與 HBM 的存儲性能對比 GPU Memory Type Memory Bus Width Memory Bandwidth RTX 6000 Ada GDDR6 384-bits 960 GB/s GeForce RTX 4090 GDDR6X 384-bits 1

18、008 GB/s(1 TB/s)NVIDIA L40S GDDR6 384-bits 864 GB/s NVIDIA A800 40GB Active HBM2 5120-bits 1555 GB/s(1.5 TB/s)NVIDIA H100 80GB PCIe HBM2e 5120-bits 2039 GB/s(2 TB/s)NVIDIA H100 80G SXM5 HBM3 5120-bits 3350 GB/s(3.35 TB/s)數據來源：金元證券研究所 HBM vs 平面 DRAM:更多通道、更高帶寬I/OI/O速率：速率：HBM每層由裸die（DRAM）組成，DDR4標準最高支持約

19、3200 MT/s（即每針3.2 Gb/s）；DDR5起步即4800 MT/s（每針4.8 Gb/s），并規劃提升至8400 MT/s左右（每針8.4 Gb/s）。相比之下，HBM技術單針速率雖起步較低，但提升迅猛：HBM2E約3.6 Gb/s，HBM3提升到6.4 Gb/s；最新HBM3E進一步提高單針速率，上限約8.09.6 Gb/s。HBMHBM自問世以來單針速率從自問世以來單針速率從HBMHBM1 1約約1 1 Gb/sGb/s提高到提高到HBMHBM3 3的的6 6.4 4 Gb/sGb/s，再再到到HBMHBM3 3E E規劃的規劃的8 8+Gb/sGb/s，幾乎每代翻倍幾乎每代翻

20、倍總帶寬：總帶寬：DDRDDR系列受限于通道位寬系列受限于通道位寬，相同代際下總帶寬遠低于相同代際下總帶寬遠低于HBMHBM。單通道64位寬的DDR4-3200帶寬約25.6 GB/s，DDR5-6400約51.2 GB/s。HBM采用超寬1024位總線，單顆HBM2E堆棧（1024位3.6 Gb/s）帶寬可達460 GB/s；HBM3提高到819 GB/s（1024位6.4 Gb/s），HBM3E則進一步突破，每堆棧帶寬可達1 TB/s以上（1024位8 Gb/s約=1,024 GB/s；9.6 Gb/s則1.23 TB/s）圖：平面 DRAM vs HBM 數據傳輸速率、帶寬 數據來源：金

21、元證券研究所 圖：相比于傳統平面 DRAM，HBM 擁有更高 I/O，多通道 數據來源：A Study on the Effectiveness of Underfill in the High Bandwidth Memory with TSV,金元證券研究所 堆棧層數定容量，引腳數量、數據傳輸速率定帶寬HBMHBM容量容量(Capacity)(Capacity)單堆棧層數單堆棧層數 單層單層DRAMDRAM容量；容量；HBMHBM存儲帶寬存儲帶寬總總IOIO數量位寬數量位寬（位位）數據傳輸速率數據傳輸速率（DDRDDR，GbpsGbps）/8 8從HBM1至HBM3e，單堆棧堆疊層數由最高

22、8層至16層，單DRAM容量上限由16Gb(2GB)至32Gb(4Gb），單顆HBM芯片容量由16GB擴展至64GB相比于容量擴充，存儲帶寬上限由于總IO數量擴充至1024，單PIN數據船速速率由1Gbps提升至最高9.6Gbps，單顆HBM存儲帶寬上限提升至1.2TB/s版本版本堆棧層數堆棧層數數據傳輸速率數據傳輸速率(每每PIN)PIN)總總IOIO數量數量(位寬位寬)通道數通道數單通道位寬單通道位寬單單DRAMDRAM容量上限容量上限單堆棧容量上單堆棧容量上限限存儲帶寬存儲帶寬(單堆單堆棧棧)HBM14層或8層1 Gbps10248通道128位/通道16Gb16GB128GB/sHBM2

23、4層或8層2 Gbps10248通道128位/通道16Gb16GB256GB/sHBM2e8層或更高3.6 Gbps10248通道128位/通道24Gb24GB460.8GB/sHBM312層-16層6.4 Gbps102416通道64位/通道或劃分位32個pseudo-channels,單通道32位32Gb64GB819.2GB/sHBM3e12層-16層8-9.6 Gbps102416通道64位/通道或劃分位32個pseudo-channels,單通道32位32Gb64GB1.2TB/s數據來源：金元證券研究所數據來源：金元證券研究所HBM核心要素：垂直互連-TSVHBM采用硅通孔（TSV

24、）技術將堆疊的DRAM芯片垂直互連，常用的TSV金屬填充材料包括銅（Cu，電阻率更低，但填充時易擴散）或鎢（W）。工藝需先在硅中刻蝕高深寬比的通孔，再沉積介電襯墊和金屬種子層，隨后進行電鍍填充并CMP拋光。TSV形成使每層芯片通過垂直“銅線”連接成信號通道，實現多芯片堆疊的數據傳輸。傳統堆疊DRAM的封裝將導線連接到每個Die的側面，但隨著布線密度提升，寄生參數（如寄生電容、電阻）導致堆疊芯片的延遲增大、功耗上升。采用采用TSVTSV封裝可以有效增加引腳封裝可以有效增加引腳（IOIO數量數量，傳統傳統DRAMDRAM一般為一般為X X4 4或或X X1616，通過通過TSVTSV堆疊堆疊，HB

25、MHBM引腳提升至引腳提升至1 1,024024，單通道單通道128128位位）的的同時同時，縮短傳輸路徑縮短傳輸路徑,提升傳輸速率提升傳輸速率，且功耗降低且功耗降低。圖：TSV 正面及背面工藝：TSV 刻蝕、填充及 CMP 數據來源：Applied Material，金元證券研究所 圖：傳統引線鍵合堆疊 vs TSV 數據來源：SK Hynix，金元證券研究所 TSV關鍵技術：高深寬比刻蝕，銅填充及CMPTSV刻蝕及沉積薄膜涉及兩項關鍵指標：深寬比深寬比（AspectAspect RatioRatio，TSVTSV深度與直徑比值深度與直徑比值)及階梯覆蓋率及階梯覆蓋率（StepStep Co

26、verage,Coverage,跨臺階處的膜層跨臺階處的膜層厚度與平坦處膜層厚度比值厚度與平坦處膜層厚度比值)高深寬比刻蝕：高深寬比刻蝕：常用工藝包括反應離子刻蝕（Reactive Ion Etching)與激光鉆孔（Laser Drill)。激光鉆孔具有成本優勢，但在精度、批量刻蝕、熱預算等方面與RIE差距較大。隨著刻蝕工藝發展和TSV密度提升，深反應離子刻蝕（Deep Reactive Ion Etching，DRIE）逐步取代RIE。DRIE與RIE的原理基本相同，均基于氟基氣體通過化學、物理作用進行刻蝕，但但RIERIE的各向異性不如的各向異性不如DRIEDRIE。DRIE通過鈍化、刻

27、蝕交替（Bosch)方式，采用高密度等離子體（感應耦合等離子體，ICP），刻蝕速率高達20m/min。圖：階梯覆蓋率、深寬比 數據來源：金元證券研究所 圖：DRIE 刻蝕，基于 Bosch 工藝的高選擇比刻蝕 數據來源：SAMCO，金元證券研究所 TSV關鍵技術：高深寬比刻蝕，銅填充及CMPTSV在銅（或其他金屬）填充前需要沉積絕緣層對Si襯底進行完全電氣隔離。沉積絕緣層需要考慮熱膨脹系數（CTE）匹配后續加工工藝，及臺階覆蓋率(step coverage)問題，在高深寬比TSV中，絕緣層(如PECVD氧化硅)和阻擋層(金屬薄膜)必須均勻覆蓋側壁，否則后續電鍍否則后續電鍍容易出現空洞容易出現空

28、洞。通常絕緣層選擇二氧化硅或氮化硅，厚度只有納米級與微米量級。等離子體增強化學氣相沉積(PECVD)+正硅酸乙酯氣體（TEOS）+硅烷（SiH4）在AR過高（如15：1）時側壁薄膜變薄或中斷，因此業界探索使用原子層沉積(ALD)來獲得更佳的膜覆蓋。但ALD的缺陷在于沉積速率慢，設備及材料成本較高。圖：隨著深寬比增加，孔內覆蓋率急劇減少 數據來源：集成電路系統級封裝，金元證券研究所 圖：PECVD 前驅體、等離子體、副產物和其他分子碎片和物質都在腔室中漂浮,很難控制在“原子級”數據來源：Lam Research，金元證券研究所 TSV關鍵技術：高深寬比刻蝕，銅填充及CMP刻蝕完成TSV通孔后，需

29、要進行金屬填充以形成垂直導通。目前高性能HBM應用多采用電化學鍍銅(ECP)填充TSV。銅填充工序包括：銅填充工序包括：濺射一層種子銅濺射一層種子銅(seed)(seed)作為電鍍電極作為電鍍電極，然后在硫酸銅電鍍液中沉積銅直至填滿通孔然后在硫酸銅電鍍液中沉積銅直至填滿通孔。為避免產生中空或接縫缺陷為避免產生中空或接縫缺陷，必須確保種子必須確保種子層在高深寬比孔內連續覆蓋層在高深寬比孔內連續覆蓋銅填充后，需要通過化學機械平坦化拋光(CMP)去除多余銅并露出TSV銅柱頂面，使其與表面平齊。CMPCMP工藝要精確控制露銅工藝要精確控制露銅 (dishing)(dishing)程度：既要充分去除過量

30、銅程度：既要充分去除過量銅，又避免過度拋光造成凹陷或破壞周圍介質層又避免過度拋光造成凹陷或破壞周圍介質層。典型流程是在銅上方有一層阻擋金屬(如TaN)，CMP以高選擇性停止在阻擋層上，然后再輕微拋光露出銅。關鍵設備包括CMP拋光機和在線測厚/終點檢測系統。圖：傳統 Cu 填充“空洞”問題，及“Bottom-up”填充方法 數據來源：Dupont，金元證券研究所 圖：化學機械平坦化拋光(CMP)去除多余銅并露出 TSV 銅柱頂面 數據來源：Dupont，金元證券研究所 HBM核心要素：垂直互連-微凸點及UBMHBM垂直堆疊另一關鍵互聯是微凸點(micro bump)技術，用于實現芯片間、Die到

31、硅中介層（interposer)間的電氣連接。微凸點通常指直徑20-50m的小焊點，相比傳統封裝焊球(直徑數百微米)要小得多，從而支持更緊密的I/O間距。圖：微凸點支撐高 I/O 數據來源：Advanced Packaging Technologies in Memory Applications for Future Generative AI Era，金元證券研究所 圖：微凸點用于 HBM 及 xPU 的芯片間、Interposer 電氣連接 數據來源：Semiconductor Engineering，金元證券研究所 HBM核心要素：垂直互連-微凸點及UBM在微凸點電鍍形成前在微凸點電鍍

32、形成前，需在焊盤上制作需在焊盤上制作UBMUBM金屬層作為焊料的結合界面金屬層作為焊料的結合界面。傳統flip-chip中，常用鈦/鎳/銅/金等多層：鈦促進粘附，鎳作為主要阻擋/潤濕層，表面再鍍一層薄金防止氧化。在HBM早期工藝中，一些微凸點采用了化學鍍Ni(P)+沉金工藝，其優點是Ni在高溫下抑制Sn向硅擴散，并在焊料耗盡Cu后，依然提供可潤濕表面，保證連接不斷裂。Ni/Au界面可靠性良好，在溫循等測試中能減緩焊點金屬間化合物生長速度。然而然而，過厚的過厚的AuAu可能融入焊料引起可能融入焊料引起“金脆金脆”（使焊點變使焊點變脆易裂脆易裂）。同時同時，NiNi層本身偏脆層本身偏脆，在反復熱循

33、環和機械應力下可能產生微裂紋在反復熱循環和機械應力下可能產生微裂紋。而且對幾十微米而且對幾十微米 pitchpitch 的成千上萬凸點來說的成千上萬凸點來說，電鍍電鍍Ni/AuNi/Au的工藝時間和成本顯著的工藝時間和成本顯著，并可能因電流分布不勻導致凸點高度不均并可能因電流分布不勻導致凸點高度不均Cu柱及無Ni方案：為實現更細間距和降低成本，許多先進封裝轉向Cu柱微凸點。Cu具有良好導電導熱特性，可直接作為凸點主要材料，頂部只需很薄的一層Sn或表面處理用于接合。這樣UBM可以簡化為銅種子層+薄阻擋（例如Ti或 TaN）即可，無需厚Ni層微凸點UBM制造的關鍵設備包括：高精度晶圓濺射機用于沉積

34、高精度晶圓濺射機用于沉積UBMUBM（PVDPVD，可濺射可濺射TiTi、CuCu等薄膜等薄膜）；膜光刻設備；膜光刻設備，用于形成幾十微米厚度光阻圖案用于形成幾十微米厚度光阻圖案（通常使用步進投通常使用步進投影機或制程較寬松時用貼膜對準機影機或制程較寬松時用貼膜對準機）；電鍍設備；電鍍設備，用于高產能地在晶圓上同時電鍍高數量級微凸點用于高產能地在晶圓上同時電鍍高數量級微凸點圖：化學鍍 Ni(P)+沉金工藝 vs Cu 柱及無 Ni 方案 數據來源：Shinryo，金元證券研究所 圖：化學鍍 Ni(P)+沉金工藝 vs Cu 柱及無 Ni 方案 數據來源：Shinryo，金元證券研究所 HBM封

35、裝成本：TSV及芯片鍵合占主導地位假設裸Die為檢測合格Die(KGD)，芯片組裝良率為99.5%，TSV通道創建良率為98%的前提下，TSVTSV通道通道+TSV+TSV露銅成本占露銅成本占3 3D D堆疊成本的堆疊成本的3030%，考慮考慮TSVTSV良率損失后良率損失后，單單TSVTSV工藝成本占工藝成本占3 3D D堆疊成本的堆疊成本的3737%。敏感性分析下，假設芯片組裝（鍵合）良率下降0.5%，3D組裝良率損失翻倍，從總成本的4%上升至8%。圖：TSV 通道+TSV 背面露銅+TSV 通道良率損失合計占 3D 堆疊成本 37%數據來源：3DinCities，金元證券研究所 圖：99

36、%的鍵合良率與 99.5%鍵合良率敏感性分析 數據來源：3DinCities，金元證券研究所 鍵合工藝：實現多層堆疊實現多層堆疊，需要將微凸點成功連接，需要經過芯片對接焊接工藝。常見的兩種工藝路徑是大批量回流焊接（mass reflow）和逐芯片熱壓鍵合（TCB，Thermo-Compression Bonding）回流焊接工藝：回流焊接工藝：傳統倒裝芯片封裝廣泛采用的方法。將帶有焊料凸點的芯片與另一芯片/基板對準后，一起放入加熱爐中，使所有凸點焊料同時熔化并潤濕連接，然后冷卻凝固形成鍵合?；亓骱冈试S一次性連接大量凸點回流焊允許一次性連接大量凸點，因而效率高因而效率高、成本低成本低，非常適合凸

37、點間距在非常適合凸點間距在5050m m以上以上、對準公差較大的封裝對準公差較大的封裝。傳統回流法會遇到全局傳統回流法會遇到全局熱膨脹失配的問題熱膨脹失配的問題，芯片在熔融焊料上發生位移芯片在熔融焊料上發生位移，冷卻后可能出現對準偏差和短路失效冷卻后可能出現對準偏差和短路失效熱壓鍵合工藝：熱壓鍵合工藝：TCB是一種通過局部加熱加壓來焊接凸點的方法。其過程是使用高精度鍵合頭(BH)逐顆拾取芯片，精確對準其微凸點與目標晶圓/基板上的對應墊，再施加壓力和局部加熱，使接觸的焊料在加壓狀態下受熱熔化并填充分隔，隨后冷卻形成焊點。這種方法避免了整體回流時的大尺度熱應力影響，僅對一個芯片區域進行受控焊接，因

38、而能夠更好地解決熱脹不匹配導致的翹曲和錯位問題圖：TCB 工藝 數據來源：A high throughput and reliable thermal compression bonding process for advanced interconnections，金元證券研究所 圖：回流焊工藝 數據來源：Optimization of reflow profile for copper pillar with SAC305 solder cap FCCSP，金元證券研究所 鍵合工藝：無助焊劑TCBTCB工藝缺陷：產能較低，需要逐顆芯片拾取加壓，無法像回流那樣批量處理；其次其次，助焊劑殘留問

39、題突出助焊劑殘留問題突出，TCBTCB通常需在焊接前給凸點通常需在焊接前給凸點蘸取助焊劑蘸取助焊劑（fluxflux）以去除氧化物以去除氧化物。焊接后這些助焊劑殘留必須清洗干凈，否則會影響焊點可靠性。然而在細間距下然而在細間距下，徹底清除殘留難徹底清除殘留難度很大度很大。K&S公司開發了在TCB鍵合頭內引入甲酸氣氛的方法，可在壓焊同時清潔銅墊表面而無需助焊劑，既提高了通孔可靠性又簡化了流程圖：Fluxless TCB 工藝流程 數據來源：普萊信智能，金元證券研究所 鍵合工藝：底部填充材料，從毛細流填充到模塑填充傳統毛細底填充傳統毛細底填充(CUF)(CUF)：早期HBM封裝中，在堆疊和互連完成

40、后，從芯片邊緣注入環氧基底填充材料，讓其靠毛細作用滲入芯片間隙。這種方法成熟可靠，填充物硬化后支撐起微凸點，緩解熱循環和機械應力，對提高沖擊可靠性有效。但隨著隨著HBMHBM堆疊層數增加和凸點間距減堆疊層數增加和凸點間距減小?。ㄐ酒g隙可低至芯片間隙可低至2020m m），毛細流動變得困難毛細流動變得困難，容易殘留空隙導致應力集中容易殘留空隙導致應力集中。且逐片注膠過程耗時較長且逐片注膠過程耗時較長，影響產能影響產能非導電膠非導電膠/NCP/NCF/NCP/NCF：為避免注膠不均，工藝改為在鍵合前預先涂布底填充材料工藝改為在鍵合前預先涂布底填充材料。例如非導電膏(NCP)和非導電膜(NCF)在

41、芯片貼裝前涂于芯片表面或貼附一層薄膜。熱壓鍵合時，這些材料在壓力和溫度作用下熔融充填芯片間隙并固化，相當于邊鍵合邊完成底填充。這樣無需事后注膠，也免除了助焊劑殘留清洗問題。NCFNCF在在HBMHBM TSVTSV堆疊中應用廣泛堆疊中應用廣泛，它對每個鍵合界面提供一致的填充它對每個鍵合界面提供一致的填充，減少了層間空隙和應減少了層間空隙和應力力。不過不過，預涂材料需要精確計量涂布厚度預涂材料需要精確計量涂布厚度，以保證完全填充且不污染凸點表面以保證完全填充且不污染凸點表面。圖：傳統毛細底部填充（CUF）與非導電膠/NCP/NCF 工藝流程 數據來源：Underfill Flow in Flip

42、-Chip Encapsulation Process:A Review,金元證券研究所；注：上圖為 CUF，下圖為 NCP/NCF 圖：TCB+NCF 數據來源：Reliability and Quality of off-chip Interconnects in Advanced Packages in Perspective of High-Reliability Space Applications，金元證券研究所 鍵合工藝：底部填充材料，從毛細流填充到模塑底填充模塑底填充(MUF)：最新的發展是液態模塑底填充最新的發展是液態模塑底填充，一次工序即可完成多芯片的包封和填充一次工序即可

43、完成多芯片的包封和填充。其做法是在多個芯片疊好后，將整個堆疊置于模具中，注入液態環氧模材，在壓力下使其流遍芯片四周及間隙，然后固化成型。類似傳統塑封工藝，但使用低粘度、高滲透性的樹脂以保證在窄間隙中無死角充填。液態液態MUFMUF的最大優勢是速度：同時實現了過模和底填充的最大優勢是速度：同時實現了過模和底填充，相比逐層相比逐層CUFCUF可縮短約可縮短約7070%的工藝時間的工藝時間。隨著HBM堆疊從8-Hi增加到12-Hi甚至16-Hi，一步填充所有層帶來的時間收益更加顯著。SKSK海力士的海力士的MRMR-MUFMUF工藝即屬此類工藝即屬此類，通過液態模材實現較低鍵合應力和更優散熱通過液態

44、模材實現較低鍵合應力和更優散熱。挑戰在于：液態模材在窄縫中均勻填充難度較大挑戰在于：液態模材在窄縫中均勻填充難度較大，可能導致晶圓翹曲可能導致晶圓翹曲。材料開發商如NAMICS等針對HBM開發了粒徑極細的填料和低收縮樹脂，以減小薄片堆疊的翹曲和應力。為應對更高層堆疊的熱散需求，底填充材料還可能摻入高導熱填料，兼顧機械支撐和導熱功能?？傮w來看總體來看，底部填充技術正從毛細流動走向預涂底部填充技術正從毛細流動走向預涂/模塑的新范式模塑的新范式，以提升制程效率和堆疊可靠性以提升制程效率和堆疊可靠性。圖：CUF vs Liquid MUF 數據來源：Namics，3DinCites，金元證券研究所 圖

45、：SK 海力士在 HBM 2e 采用 MR-MUF 底部填充 數據來源：SK Hynix，金元證券研究所 鍵合工藝：臨時鍵合與解鍵合在3D堆疊和TSV工藝中，經常需要對晶圓進行減薄加工和背面工藝。減薄的超薄晶圓(厚度幾十微米)非常脆弱，無法直接在常規設備中處理，因此采用臨時鍵合(Temporary Bonding)技術，該技術在TSV硅通孔工藝、CIS背照式圖像傳感器制造以及晶圓對晶圓鍵合后減薄中是必要步驟臨時鍵合：將待加工的薄晶圓臨時粘接到一片載體晶圓上，以提供機械支撐和熱穩定性。典型流程包括：先在剛性載體先在剛性載體(通常是硅或玻璃通常是硅或玻璃)上涂敷一層臨上涂敷一層臨時粘接材料時粘接材

46、料（如熱塑性膠或光敏膠如熱塑性膠或光敏膠），然后將待加工晶圓正面朝下貼合在載體上然后將待加工晶圓正面朝下貼合在載體上，通過加熱或通過加熱或UVUV固化使兩者牢固結合固化使兩者牢固結合解鍵合的方法取決于粘接材料類型：對于熱塑膠，可加熱軟化后滑移分離；對于光敏膠，則使用特定波長UV照射使膠失去黏性，然后機械剝離。此外還有激光解鍵合方案，在透明載體側用激光照射粘接層使其受熱分解，實現分離圖：臨時鍵合及解鍵合 數據來源：MDPI，金元證券研究所 鍵合工藝：混合鍵合，突破I/O密度極限混合鍵合：一種不使用中間焊料凸點，而直接通過芯片間表面材料實現連接的3D集成技術。具體而言，在混合鍵合中，兩片待鍵合表面

47、同時具備金屬連接和介質鍵合：通常是在晶圓頂層形成銅金屬墊，并被二氧化硅等介電層包圍，然后對兩片表面進行超平坦拋光和活化處理，使其氧化物表面可以在接觸時形成鍵合。該工藝同時實現了介質對介質和金屬對金屬的結合工藝同時實現了介質對介質和金屬對金屬的結合，被稱為被稱為“混合混合”鍵合或直接鍵合互連鍵合或直接鍵合互連（DBI,DBI,DirectDirect BondBond InterconnectInterconnect）混合鍵合最大的特點是徹底取消了凸點焊料：混合鍵合最大的特點是徹底取消了凸點焊料：兩芯片間沒有額外金屬填料，只有嵌入在原始晶圓BEOL中的銅墊直接對接，這帶來了多重技術優勢：首先：首

48、先，鍵合間距顯著縮小鍵合間距顯著縮小。由于不需要凸點焊盤和焊料體積由于不需要凸點焊盤和焊料體積，占位大為減小占位大為減小，可以實現可以實現1010m m及以下及以下pitchpitch的超密互連；第二的超密互連；第二，電氣性能提升：直接的銅電氣性能提升：直接的銅-銅連接銅連接避免了焊料的高電阻和高延遲避免了焊料的高電阻和高延遲，降低了互連阻抗和電容降低了互連阻抗和電容，提高信號完整性和傳輸速度；第三提高信號完整性和傳輸速度；第三，功耗和帶寬密度優勢：混合鍵合能提供遠超凸點的功耗和帶寬密度優勢：混合鍵合能提供遠超凸點的I/OI/O密密度和更短互連長度度和更短互連長度，意味著在相同功耗下可支持更高

49、帶寬意味著在相同功耗下可支持更高帶寬，或在相同帶寬下降低功耗或在相同帶寬下降低功耗；第四；第四，堆疊高度降低堆疊高度降低、散熱改善：沒有焊料凸點后散熱改善：沒有焊料凸點后，芯片間距可芯片間距可以做得非常小以做得非常小，使多層堆疊的總高度降低使多層堆疊的總高度降低，從而更容易散熱從而更容易散熱圖：回流焊+凸點鍵合 vs 無凸點混合鍵合 數據來源：半導體行業觀察，金元證券研究所 圖：IO pitch 步入 10m 后，將只能采用混合鍵合技術 數據來源：K&S，金元證券研究所 鍵合工藝：D2W、W2W混合鍵合可按照鍵合方式分為晶圓對晶圓（Wafer-to-Wafer,W2W）和晶粒對晶圓（Die-t

50、o-Wafer,D2W）兩種工藝形式。兩者關鍵差異在于：W W2 2W W是將兩片是將兩片完整晶圓對準后整體鍵合完整晶圓對準后整體鍵合，而而D D2 2W W則是將經過切割測試的已知良品裸芯片一個一個嵌入并鍵合到目標晶圓上則是將經過切割測試的已知良品裸芯片一個一個嵌入并鍵合到目標晶圓上D D2 2W W的優勢在于可以的優勢在于可以 “挑好舍壞挑好舍壞”：僅轉移已知良品（KGD)，避免了不良芯片連累，從而支持較大芯片在良率不高時依然實現堆疊。D2W能夠異構集成不同工藝/不同尺寸的芯片，例如邏輯+存儲等，靈活性強。隨著芯片面積增大，W W2 2W W工藝因工藝因“犧牲良品犧牲良品”的成本急劇攀升的

51、成本急劇攀升，而而D D2 2W W成本曲線相對平緩成本曲線相對平緩。這也是為何早期混合鍵合產品多采用D2W方式：例如AMD 3D V-Cache選擇D2W，就是考慮到CPU邏輯裸片面積大且良率非完美，需要通過挑選緩存芯片來保證成品率圖：W2W vs D2W 及其適用范圍 數據來源：Semianalysis，KLA，金元證券研究所 圖：D2W 更適合面積較大芯片 3D 鍵合，曲線更平滑（以下非真實成本數據）數據來源：Semianalysis，金元證券研究所 鍵合工藝：D2W、W2W無論W2W或D2W，其核心設備包括：CMP平坦化設備（確保鍵合表面原子級平坦度）；等離子活化清洗機（對晶圓表面進行

52、微觀粗化和鍵合作用團激活，提高鍵合強度）；高精度鍵合對準機。D2W額外需要高精度拾放機和可能的臨時鍵合載板。D2W可以細分為兩類：可采用“集體轉移（Collective D2W）”技術，即先將多顆裸片臨時鍵合在載體晶圓上排成陣列，再整體與目標晶圓對準鍵合，然后移除載體采 用 順 序 放 置“單 顆 轉 移（DirectPlacement D2W)”,按順序一顆顆放置到另一個晶圓上對應位置，位置精度提到。圖：Co-D2W vs DP-D2W 數據來源：EVG，金元證券研究所 混合鍵合現階段應用：3D-NAND長江存儲獨創的“Xtacking“架構在2018年亮相，即通過晶圓鍵合將NAND存儲單元

53、陣列與外圍CMOS電路集成。長江存儲的第一代Xtacking（Xtacking 1.0）用于32層和64層3D NAND試產，2019年量產的64層TLC閃存將外圍電路和存儲陣列分別在兩片晶圓上制造，然后W2W鍵合成一體。2020年底，長江存儲發布了128層3D TLC NAND(X2-9060)，采用Xtacking 2.0架構，在國內首次實現了128層閃存量產。進入2022年，長江存儲發布第三代Xtacking(Xtacking 3.0)，推出232層堆疊的X3-9070 TLC閃存。這款232層產品堆疊了兩個116層陣列板，并引入背側源極連接(BSSC)等新技術，將I/O速度提升50%、

54、存儲密度提高70%圖：128 層 3D NAND 在 TiPlus7100 1TB SSD 應用 數據來源：Tech Insights，金元證券研究所 圖：通過 Xtacking 技術，將外部電路與 Memory Stack 直接鍵合 數據來源：YMTC，金元證券研究所 HBM后道測試挑戰HBM堆疊包含一個邏輯基底芯片(Base Die)和多個DRAM存儲芯片。當它們垂直集成后，對各芯片特別是基底邏輯的測試變得復雜。主要難點在于已堆疊狀態下基底芯片的可及性?；譫ie在最底部，上方被DRAM覆蓋，其許多功能單元只有通過堆疊內部互連(IO或TSV)才能訪問。如果等到堆疊完成再測試基底，一旦發現缺

55、陷，將造成整疊報廢，損失巨大。因此通常要求在堆疊前對基底芯片進行充分測試，確保其為已知良品(Known Good Die,KGD)然而基底芯片作為專用HBM接口邏輯，可能在裸片狀態下無法完全按照最終工作條件測試例如它的一些高速IO接口只有連接實際DRAM才能運行全速。這就需要內建自測(BIST)和冗余機制：基底die上設計用于裸片測試的特殊模式，或為DRAM接口提供環回(loopback)路徑，以便在無實際DRAM時進行功能驗證。另外，探針在晶圓上直接接觸基底die上成千上萬微小凸點測試也是難題，通?；譫ie在晶圓級會保留測試墊(test pad)或犧牲焊墊，方便探針卡接觸HBM接口的另一個

56、挑戰是高速IO信號測試。HBM鏈路工作頻率可達每線6.4Gbps甚至更高，傳統存儲測試在MHz量級，無法滿足此要求。要在ATE上產生和采集上千路高速信號，需要探針卡和測試通道的信號完整性(SI)保證。探針卡作為連接探針卡作為連接ATEATE和晶圓的橋梁和晶圓的橋梁，其設計尤為關鍵其設計尤為關鍵。垂直接觸探針卡垂直接觸探針卡(vertical(vertical probeprobe card)card)常用于高密度場合常用于高密度場合，即成千上萬細針垂直排列接觸晶圓上墊點即成千上萬細針垂直排列接觸晶圓上墊點。對于對于HBMHBM，通常在基底通常在基底diedie周圍或頂部設計了一圈測試墊陣列周圍

57、或頂部設計了一圈測試墊陣列，供探針卡同時接觸成百上千信號供探針卡同時接觸成百上千信號HBM現階段市場及規模：SK海力士、三星、美光“三分天下”根據TrendForce數據，從HBM供應市場角度，SK海力士、三星、美光獨占HBM市場，且SK海力士、三星的集中度較高IDTechEX預測，高性能計算（HPC)硬件市場2025-2035期間將保持13.6%的年化增長率，市場規模將超5810億美元。其中其中，9595%的的HPCHPC將使將使用用HBMHBM技術以滿足性能需求技術以滿足性能需求，HBMHBM單位銷售額預計單位銷售額預計20352035年將比年將比20242024年增長年增長1515倍倍地

58、緣政治緊張局勢和中美貿易緊張局勢對內存格局產生了顯著影響。國內廠商加速HBM技術突破圖：SK 海力士、三星、美光“三分天下”數據來源：TrendForce，金元證券研究所 圖：IDTECHEx 預測，2035 年 HBM 單位銷售額較 2024 年增長 15 倍 數據來源：IDTECHEx Research，金元證券研究所 HBM生產設備、材料市場：國產替代需求仍高HBM生產閉環，相關生產工藝、材料（包括TSV工藝、鍍銅、TCB熱壓鍵合、晶圓切割、CMP、CMP拋光液等）主要以歐美、日本企業為主。中國企業中，包括在CMP工藝中的華海清科、CMP拋光液的鼎龍股份，但在其他核心工藝中，如TSV刻蝕

59、環節、TCB熱壓鍵合及相關材料上仍有一定差距，國產化率仍然較低。圖：HBM 相關工藝設備以歐美、日本企業主導 數據來源：Semi Vision，金元證券研究所 HBM工藝趨勢：高深寬比TSV、高良率鍵合 HBMHBM制造及封裝成本角度制造及封裝成本角度，TSVTSV通道形成通道形成+TSV+TSV露銅工藝的占比極高：露銅工藝的占比極高：高深寬比刻蝕的難度加大，以DRIE+BOSCH工藝將逐步取代RIE工藝。在絕緣層沉積方面，當前主流方法仍是采用PECVD+TEOS+硅烷氣體沉積二氧化硅。隨著TSV直徑小于5m或深寬比超過15：1時，利用原子層沉積（ALD）更合適，但是ALD工藝設備較為昂貴，且

60、沉積速率較慢。擴散阻擋層沉積主要采用物理氣相沉積（PVD），但時為了提高TSV內部金屬覆蓋率，常利用直流磁控建設方式加快沉積速率，降低基材溫度。通孔鍍銅方面，自下而上鍍銅（Bottom Copper Plating)能夠盡可能避免空洞（Void)。TSV背面露銅則需要CMP工藝去除芯片表面的銅覆蓋層和擴散阻擋層 鍵合工藝在成本敏感性測試中較為重要：鍵合工藝在成本敏感性測試中較為重要：采用傳統回流焊+毛細底填充工藝在隨著HBM堆疊層數增加和凸點間距減?。ㄐ酒g隙可低至20m），毛細流動變得困難，容易殘留空隙導致應力集中。利用熱壓鍵合+NCF的方式，預先涂布底填充材料。由于助焊劑底部清洗難度較大，

61、業界開發出fluxless（無助焊劑）工藝。但熱壓鍵合工藝效率較低，無法批量操作。液態模塑底填充使用低粘度、高滲透性的樹脂以保證在窄間隙中無死角充填，并且可批量，效率較高或成為主流?；旌湘I合仍處于初步階段，但高I/O優勢顯著。D2W方式可以在裸芯良率較低背景下提高封裝良率，但效率較低；未來可能出現DRAM層間采用MR-MUF鍵合工藝，而通過D2W或W2W與基底邏輯Die鍵合的組合鍵合方式。拓荊科技（688072.SH）：薄膜沉積設備+混合鍵合公司具備生產高精度薄膜沉積能力公司具備生產高精度薄膜沉積能力，或成為或成為TSVTSV絕緣層絕緣層+擴散阻擋層沉積及擴散阻擋層沉積及FOELFOEL核心設

62、備供應商核心設備供應商。2024年公司出貨超過1000個設備反應腔，創歷史年度新高。PECVD、ALD、SACVD、HDPCVD、Flowable CVD及混合鍵合設備等系列產品量產規模不斷擴大，持續獲得客戶訂單。公司不斷拓展新產品和新工藝，包括超高縱橫比溝槽填充CVD設備（PF-300T Flora，累計出貨量超過15腔）、PECVD Bianca工藝設備（晶圓背面薄膜沉積設備，接到超過25個反應腔的訂單，部分出貨）和鍵合對準精度測量產品。類型主要產品型號產品圖片應用及特點PF-300T Bianca主要應用于集成電路邏輯芯片、存儲芯片制造領域，可以在晶圓背面沉積 SiN、SiO2 等介質薄

63、膜材料，實現對晶圓翹曲的糾正以及晶圓背面的保護。PF-300T Flora主要應用于集成電路邏輯芯片、存儲芯片制造領域，已實現產業化應用，可以沉積 SiO2等介質薄膜材料。超高超高深寬比溝槽填充CVD設備可以在晶圓表面沉積高品質的深寬比溝槽填充CVD設備可以在晶圓表面沉積高品質的介電薄膜材料，經過固化及氧化等處理工藝后，可達到介電薄膜材料，經過固化及氧化等處理工藝后，可達到完全填充間隙而不會留下孔洞和縫隙的效果。公司自主完全填充間隙而不會留下孔洞和縫隙的效果。公司自主研發并推出了超高深寬比溝槽填充 CVD 產品研發并推出了超高深寬比溝槽填充 CVD 產品ALDPF-300T Astra在集成電

64、路邏輯芯片、存儲制造及先進封裝領域已實現產業化應用，可以沉積高溫、低溫、高質量的SiO2、SiN等介質薄膜材料。PE-ALD 是利用等離子體增強反應活PE-ALD 是利用等離子體增強反應活性，提高反應速率，具有相對較快的薄膜沉積速度、較性，提高反應速率，具有相對較快的薄膜沉積速度、較低的沉積溫度等特點，適用于沉積硅基介質薄膜材料低的沉積溫度等特點，適用于沉積硅基介質薄膜材料PECVD數據來源：拓荊科技半年報，金元證券研究所類型主要產品型號產品圖片應用及特點W2W混合鍵合Dione 300主要應用于晶圓級三維集成、存儲芯片制造領域，已實現產業化應用，可實現 12 寸晶圓對晶圓的混合鍵合和熔融鍵合

65、。Propus主要應用于芯片對晶圓三維集成領域，已實現產業化應用，可實現混合鍵合前晶圓及切割后芯片的表面活化與清洗。Crux 300主要應用于晶圓級三維集成領域，可實現晶圓對晶圓混合鍵合和芯片對晶圓混合鍵合后的鍵合精度量測。數據來源：拓荊科技半年報，金元證券研究所D2W混合鍵合表面預處理及鍵合套準精度量測盛美上海（688082.SH)：電鍍設備達到國際水平公司自主開發針對28nm及以下技術節點的IC前道銅互連鍍銅技術Ultra ECP map及三維電鍍設備Ultra ECD 3d，。公司的多陽極局部電鍍技術采用新型的電流控制方法，實現不同陽極之間毫秒級別的快速切換，可在超薄籽晶層上完成無空穴填

66、充，同時通過對不同陽極的電流調整，在無空穴填充后實現更好的沉積銅膜厚的均勻性，可滿足各種工藝的鍍銅需求。在三維堆疊電鍍設備方面，公司應用于公司應用于填充填充 3 3d d 硅通孔硅通孔 TSVTSV 和和 2 2.5 5D D 轉接板的三維電鍍設備轉接板的三維電鍍設備UltraUltra ECPECP 3 3d d?；谑⒚腊雽w電鍍設備的平臺基于盛美半導體電鍍設備的平臺，該設備可為高深寬比該設備可為高深寬比（深寬比深寬比大于大于 1010:1 1）銅應用提供高性能銅應用提供高性能、無孔洞的鍍銅功能無孔洞的鍍銅功能。圖：公司專用于 3D 堆疊電鍍設備 數據來源：盛美上海，金元證券研究所 圖：公

67、司營業收入增長及毛利率(%)數據來源：Wind，金元證券研究所 華海清科（688120.SH)：磨削、CMP及清洗一體化公司產品包括Universal系列CMP設備、Versatile系列減薄設備、HSC系列清洗設備、HSDS/HCDS系列等技術服務，主要產品涵蓋CMP設備、減薄設備、劃切設備、濕法設備、晶圓再生、關鍵耗材與維保服務等。公司覆蓋多道公司覆蓋多道HBMHBM必備工藝設備必備工藝設備，包括減薄包括減薄、鍵合鍵合，并提供一體并提供一體化工藝設備化工藝設備產品類別產品名稱/服務主要應用領域CMP設備Universal系列適用于邏輯芯片、存儲芯片（DRAM、3D NAND）、先進封裝、大

68、硅片、第三代半導體、MEMS、Micro LED等制造工藝。減薄設備Versatile系列滿足3D IC對超精密磨削、CMP及清洗的一體化工藝需求。劃切設備Versatile-DT300滿足集成電路、先進封裝等制造工藝的12英寸晶圓邊緣切割需求。濕法設備HSC-S3810、HSC-F3400等覆蓋大硅片清洗和FEOL/BEOL晶圓正背面及邊緣清洗工藝。晶圓再生再生服務已實現雙線運行，獲得多家大生產線批量訂單并長期穩定供貨。關鍵耗材與維保服務7區拋光頭維保服務等隨著CMP設備保有量的增加，耗材零部件、維保服務需求同步提升。數據來源：華海清科公司公告、金元證券研究所圖：Versatile-GP30

69、0，應用于 3D IC 制造、先進封裝等領域超精密減薄工藝 數據來源：華海清科，金元證券研究所 HBMHBM工藝復雜工藝復雜，涉及產業鏈設備及產業鏈仍以海外企業為主涉及產業鏈設備及產業鏈仍以海外企業為主，地緣影響較大；地緣影響較大；當前國內當前國內HBMHBM2 2e e仍處于測試階段仍處于測試階段，落地或不及預期落地或不及預期 AIAI產業鏈發展不及預期產業鏈發展不及預期，對高性能存儲需求下降對高性能存儲需求下降。市場競爭激烈程度超出預期市場競爭激烈程度超出預期風險提示風險提示投資評級說明投資評級說明金元證券行業投資評級標準：金元證券行業投資評級標準：增持：行業股票指數在未來6 個月內超越大

70、盤；中性：行業股票指數在未來6 個月內基本與大盤持平；減持：行業股票指數在未來6 個月內明顯弱于大盤。金元證券股票投資評級標準：金元證券股票投資評級標準：買入：股票價格在未來6個月內超越大盤15%以上；增持：股票價格在未來6個月內相對大盤變動幅度為5%15%；中性：股票價格在未來6個月內相對大盤變動幅度為-5%+5%；減持：股票價格在未來6 個月內相對大盤變動幅度為-5%-15%；。免責聲明免責聲明本報告由金元證券股份有限公司（已具備中國證監會批復的證券投資咨詢業務資格）制作。本報告所載資料的來源及觀點的出處皆被金元證券認為可靠，但金元證券不保證其準確性或完整性。該等信息、意見并未考慮到獲取本

71、報告人員的具體投資目的、財務狀況以及特定需求，在任何時候均不構成對任何人的個人推薦。投資者應當對本報告中的信息和意見進行獨立評估，并應同時考量各自的投資目的、財務狀況和特定需求，必要時就法律、商業、財務、稅收等方面咨詢專業財務顧問的意見。對依據或者使用本報告所造成的一切后果，金元證券及/或其關聯人員均不承擔任何法律責任。投資者需自主作出投資決策并自行承擔投資風險，任何形式的分享證券投資收益或者分擔證券投資損失的書面或口頭承諾均為無效。本報告所載的信息、材料或分析工具僅提供給閣下作參考用，不是也不應被視為出售、購買或認購證券或其他金融工具的要約或要約邀請。該等信息、材料及預測無需通知即可隨時更改

72、。過往的表現亦不應作為日后表現的預示和擔保。在不同時期，金元證券可能會發出與本報告所載意見、評估及預測不一致的研究報告。金元證券的銷售人員、交易人員以及其他專業人士可能會依據不同假設和標準、采用不同的分析方法而口頭或書面發表與本報告意見及建議不一致的市場評論和/或交易觀點。金元證券沒有將此意見及建議向報告所有接收者進行更新的義務。金元證券的自營部門以及其他投資業務部門可能獨立做出與本報告中的意見或建議不一致的投資決策。在法律許可的情況下，金元證券可能會持有本報告中提及公司所發行的證券頭寸并進行交易，也可能為這些公司提供或爭取提供投資銀行業務服務。因此，投資者應當考慮到金元證券及/或其相關人員可能存在影響本報告觀點客觀性的潛在利益沖突。投資者請勿將本報告視為投資或其他決定的唯一信賴依據。本報告的版權僅為金元證券所有，未經書面許可任何機構和個人不得以任何形式轉發、翻版、復制、刊登、發表或引用。