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1、 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 AI系列之先進封裝：后摩爾時代利器，系列之先進封裝：后摩爾時代利器，AI+國產化緊缺賽道國產化緊缺賽道 電子行業 證券研究報告證券研究報告/行業行業深度報告深度報告 2024年年2月月21日日 評級：評級：增持增持（維持維持）分析師：分析師：王芳王芳 執業證書編號：執業證書編號：S0740521120002 Email： 分析師：楊旭分析師：楊旭 執業證書編號：執業證書編號：S0740521120001 Email： 分析師：分析師：游凡游凡 執業證書編號：執業證書編號：S0740522120002 Email： 基本狀況基本

2、狀況 上市公司數 460 行業總市值(百萬元)5,601,212 行業流通市值(百萬元)2,702,501 行業行業-市場走勢對比市場走勢對比 相關報告相關報告 重點公司基本狀況重點公司基本狀況 簡稱簡稱 股股價價(元元)EPS PE PEG(23E)評級評級 2022 2023E 2024E 2025E 2022 2023E 2024E 2025E 通富微電 21.37 0.33 0.57 0.79 0.92 65 38 27 23 1.4 買入 長電科技 24.32 1.81 0.80 1.37 1.95 13 30 18 13 0.5 買入 新益昌 67.61 2.00 0.59 2.5

3、8 3.34 34 115 26 20 0.8 未評級 華海清科 184.69 3.16 4.40 6.23 8.49 59 42 30 22 1.1 買入 興森科技 11.26 0.31 0.15 0.26 0.43 36 73 43 26 1.1 買入 華海誠科 65.40 0.51 0.46 0.62 0.79 128 143 106 82 4.5 買入 強力新材 8.55-0.18 0.04 0.29 0.39-48 220 29 22 1.0 未評級 彤程新材 26.30 0.50 0.72 0.87 1.04 53 37 30 25 1.8 買入 備注：以 2024 年 2 月 2

4、1 日收盤價計算，未評級股票采用 WIND 一致預期 投資要點投資要點 先進封裝為后摩爾時代利器先進封裝為后摩爾時代利器，2022-2026 年年全球全球市場規模市場規模 CAGR 達達 9.2%?！昂竽枙r代”先進制程升級速度逐漸放緩，同時往前推進邊際成本愈發高昂，先進封裝成為超越摩爾定律的重要路徑。受益于物聯網、5G 通信、人工智能、大數據等新技術的不斷成熟，先進封裝市場有望快速成長。據 yole 數據，2022 年全球先進封裝市場規模為 367 億美元，預測 2026 年將達到 522 億美元，4 年 CAGR 為 9.2%，占整體封裝市場比重由 22年的 45%提高至 54%，其中 2

5、.5D/3D 增速最高，2022-2026 年 CAGR 達 13.4%，增量主要由 AI、HPC、HBM 等應用驅動。從競爭格局看，封裝市場大部分由封裝廠占據，2022 年前十大份額加總近 60%，top5 分別為日月光 15%、安靠 9%、英特爾 7%、臺積電 7%、長電科技 6%。在 2.5D/3D 領域，臺積電處于全球領先地位，有 INFO（2D）、CoWoS（2.5D）、SoIC（3D）三種封裝形式，借助制造全球領先的工藝技術疊加全球領先的先進封裝技術，臺積電優勢顯著。先進先進制造制造+AI 芯片進口芯片進口被禁被禁，大陸先進封裝，大陸先進封裝產業亟待發展產業亟待發展。2020 年，

6、美國將中芯國際列入“實體清單”，限制其 14nm 及以下制程的擴產。在此背景下，大陸 14nm 制程產能處于存量無法擴張的狀態，先進封裝如 chiplet 作為部分替代方案戰略意義凸顯。AI 作為全球第四大工業革命將帶來人類文明史重大變革，全球各個國家和地區將 AI 列為發展重點，作為 AI 核心的算力芯片如 GPU、CPU 等被美國英偉達、intel、AMD 完全壟斷，2022 年 10 月美國開始禁止大陸進口部分高端算力芯片，大陸發展 AI 必須自研算力芯片，而大陸先進制造受限，因此先進封裝重要性更加凸顯。從市場規?？?，2025 年中國大陸封測市場規模將達到 3551.9 億元，2020-

7、25 年 CAGR 達 7.2%，增速高于全球 21-26 年的 CAGR4.3%。但大陸先進封裝占比明顯低于全球先進封裝占比，2022 年大陸封裝市場中先進封裝的比例僅 22%，而全球封裝市場中先進封裝比例為 45%，大陸先進封裝發展前景廣闊且形勢迫切。先進封裝工藝復雜，有望帶來設備先進封裝工藝復雜，有望帶來設備/材料材料量價齊升量價齊升。相比于傳統封裝“引線鍵合”的電氣連接，先進封裝引入 Bumping、TSV、RDL 關鍵技術，并在此基礎上衍生出 FI（扇入）、FO（扇出）、SiP（系統級封裝）、FCBGA（倒裝球陣列）、FCCSP（倒裝大規模封裝）、2.5D/3D 等多種封裝形式。在大

8、數據、AI 等海量數據吞吐需求的催化下，先進封裝朝著更小 I/O 間距和 RDL 線間距方向發展，以實現更密集的 I/O 接口和更精密的電氣連接，目前臺積電可在硅轉接板上實現亞微米的 RDL。在此浪潮下，AI 芯片數量高增帶來封裝需求高增疊加芯片封裝工藝難度加大、工藝成本提升，帶來單顆芯片封裝價值量的提升，兩者共同促成先進封裝上游設備/材料量價齊升。先進封裝帶來的新增設備主要有固晶機、混合鍵合機、電鍍設備等，對材料需求的提升主要體現在 IC 載板、底填膠、TIM 材料、塑封料等領域。從競爭格局上看，當前先進封裝涉及的核心設備和核心材料，均由海外廠商壟斷，國產替代彈性大。CoWoS 封裝技術優勢

9、突出，引領封裝技術優勢突出，引領 AI 芯片封裝新浪潮芯片封裝新浪潮。CoWoS 作為 AI 應用領域英偉達GPU 和 HBM 的封裝技術備受產業關注，該技術于 2012 年由臺積電與賽靈思合作開發。COWOS 2.5D 封裝通過硅中介層進行互聯，實現多芯片封裝、高密度互連和功耗優化，誕生 10 余年來，在中介層面積、異構互聯、內存帶寬上不斷升級。臺積電 CoWoS-R 的RDL 線寬/間距可達 2/2 微米，CoWoS-S 可實現亞微米的銅 RDL 互連。CoWoS 的重要應用場景就是 HPC、AI 領域，英偉達 P100、V100 和 A100 等數據中心 GPU 均使用 CoWoS 技術

10、，2020 年 TOP 500 超算中有超過一半的算力來自基于臺積電 CoWoS-S 封-40%-20%0%20%23-223-523-823-1124-滬深300電子 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -2-行業行業深度報告深度報告 裝技術的芯片。據 Verified Market Research 數據，2021 年全球 GPU 市場規模為 334.7 億美元，預計 2030 年將達到 4773.7 億美元，未來臺積電 CoWoS 將持續受益于 GPU 市場的蓬勃增長。目前，大陸廠商已在積極布局 2.5D/3D 封裝平臺，長電推出了 XDFOI、通富推出了

11、VISionS、華天推出了 3D Matrix、盛合晶微具備 Bump、RDL 等技術，公司三維多芯片集成封裝項目正在建設、甬矽電子具備Bump、RDL 能力且正在布局 2.5D/3D 封裝。相關標的相關標的：封測封測公司公司：通富微電、長電科技、甬矽電子、華天科技、晶方科技。設備設備公司公司：1）價值占比高）價值占比高+成長空間大成長空間大+國產化率低：固晶機：國產化率低：固晶機：新益昌、華封科技（未上市）、凱格精機、深科達、快克智能；2）先進封裝核心設備：引線鍵合機：）先進封裝核心設備：引線鍵合機：奧特維；半導體點膠機：半導體點膠機：卓兆點膠、安達智能、凱格精機、大族激光；晶圓級真空回流焊

12、機：晶圓級真空回流焊機：勁拓股份、中科同志（未上市）；劃片劃片機：機：光力科技、大族激光、邁為股份、博杰股份（控股子公司博捷芯）；3）對廠商潛在業績彈性大：）對廠商潛在業績彈性大：CMP 設備：華海清科、奧特維。材料材料公司公司：1）需求大）需求大+國產化率極低：載板：國產化率極低：載板：興森科技、深南電路；底填膠：底填膠：德邦科技、鼎龍股份、華海誠科；塑封料：塑封料：華海誠科、飛凱材料；電鍍液：電鍍液：強力新材、上海新陽；光刻膠：光刻膠：彤程新材、上海新陽、艾森股份；2）其他需求量較大）其他需求量較大+國產化率偏低：國產化率偏低：TIM 膠：膠：德邦科技；臨時鍵合膠：臨時鍵合膠：化訊半導體（

13、未上市）；聚酰亞胺：聚酰亞胺：波米科技（未上市）、強力新材。3）對廠商潛在業績彈性大對廠商潛在業績彈性大：華海誠科、德邦科技、飛凱材料。風險提示：風險提示：行業需求不及預期的風險、大陸廠商技術進步不及預期、先進封裝技術路線發生分歧、研報使用的信息更新不及時的風險，計算結果存在與實際情況偏差的風險。VYYZYYBZSV4WOY9PcMaQnPnNmOqMkPpPsQiNtRpMaQrQmMMYnQyQwMsPuM 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -3-行業行業深度報告深度報告 內容目錄內容目錄 一、邁向超越摩爾時代，先進封裝大勢所趨一、邁向超越摩爾時代，先進封裝

14、大勢所趨.-7-1.1 先進封裝突破摩爾限制，市場規?？焖偬嵘?-7-1.2 全球先進封裝向東亞轉移，2025 年大陸市場規模將達千億元.-12-1.3 大陸先進制程+AI 芯片進口受限，先進封裝亟待發展.-15-二、先進封裝核心工藝復雜，帶來設備二、先進封裝核心工藝復雜，帶來設備/材料新需求材料新需求.-18-2.1 單位面積 I/O 數量增加是升級方向，2.5D/3D 代表未來趨勢.-18-2.2 Bump、TSV、RDL 等核心技術工藝復雜，帶來產業發展新機遇.-30-三、三、CoWoS 技術：臺積電技術：臺積電 2.5D 封裝利器，乘封裝利器，乘 AI 東風而起東風而起.-52-3.1

15、 CoWoS 技術優勢凸出：實現多芯片封裝、高密度互連.-52-3.2 CoWoS 技術 10 年 5 次迭代，受益 AI 迎來新機遇.-55-四、相關標的四、相關標的.-58-五、風險提示五、風險提示.-59-圖表目錄圖表目錄 圖表圖表1：前沿節點投資成本高：前沿節點投資成本高.-7-圖表圖表2：量子隧穿效應：量子隧穿效應.-7-圖表圖表3：單位數量的晶體管成本對比：單位數量的晶體管成本對比.-7-圖表圖表4：先進制程和先進封裝的發展：先進制程和先進封裝的發展.-8-圖表圖表5：芯片制造流程：芯片制造流程.-8-圖表圖表6：封裝技術發展歷程：封裝技術發展歷程.-9-圖表圖表7：先進封裝發展趨

16、勢：先進封裝發展趨勢.-9-圖表圖表8：2017年年-2026E全球封測市場規模（億美元）全球封測市場規模（億美元）.-10-圖表圖表9：2.5D/3D領域代表性技術方案領域代表性技術方案.-11-圖表圖表10：臺積電先進封裝布局：臺積電先進封裝布局.-11-圖表圖表11：先進封裝廠商：先進封裝廠商Bump pitch size.-11-圖表圖表12：2022年全球頭部廠商先進封裝開支份額（估算）年全球頭部廠商先進封裝開支份額（估算）.-12-圖表圖表13：主流先進封裝技術方案及代表性公司：主流先進封裝技術方案及代表性公司.-12-圖表圖表14：2016年年-2025E中國大陸封測市場規模（億

17、人民幣）中國大陸封測市場規模（億人民幣）.-13-圖表圖表15：大陸先進封裝占比較全球水平仍有較大提升空間：大陸先進封裝占比較全球水平仍有較大提升空間.-14-圖表圖表16：大陸廠商封裝技術布局及先進封裝業務占比：大陸廠商封裝技術布局及先進封裝業務占比.-14-圖表圖表17：2021年全球先進封裝廠商年全球先進封裝廠商TOP30收入及份額（單位：百萬美元）收入及份額（單位：百萬美元）-14-圖表圖表18：美國科技制裁時間線：美國科技制裁時間線.-15-圖表圖表19：數據峰值吞吐量增速快于峰值帶寬增速：數據峰值吞吐量增速快于峰值帶寬增速.-16-請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后

18、的重要聲明部分 -4-行業行業深度報告深度報告 圖表圖表20：先進封裝提升：先進封裝提升I/O仍有很大發展空間仍有很大發展空間.-17-圖表圖表21：NVIDIA A100 GPU在在AI訓練和推理工作中的加速能力訓練和推理工作中的加速能力.-17-圖表圖表22：英偉達：英偉達P100芯片供應鏈情況芯片供應鏈情況.-17-圖表圖表23：全球：全球GPU市場規模及增速市場規模及增速.-18-圖表圖表24：受美國制裁限制的數據中心芯片：受美國制裁限制的數據中心芯片.-18-圖表圖表25：傳統封裝使用引線鍵合：傳統封裝使用引線鍵合.-19-圖表圖表26：先進封裝使用鍵合互聯：先進封裝使用鍵合互聯.-

19、19-圖表圖表27：先進封裝發展技術路線圖：先進封裝發展技術路線圖.-19-圖表圖表28：IC封裝分類（按襯底形式）封裝分類（按襯底形式）.-21-圖表圖表29：先進封裝分類（按襯底形式）：先進封裝分類（按襯底形式）.-21-圖表圖表30：先進封裝技術分類：先進封裝技術分類.-22-圖表圖表31：先進封裝技術應用領域：先進封裝技術應用領域.-22-圖表圖表32：主流先進封裝技術誕生背景及典型產品：主流先進封裝技術誕生背景及典型產品.-23-圖表圖表33：2021-2027E全球先進封裝市場規模（按技術分類，單位：億美元）全球先進封裝市場規模（按技術分類，單位：億美元）-23-圖表圖表34：20

20、21-2027E全球先進封裝市場規模及出貨量（按技術分類）全球先進封裝市場規模及出貨量（按技術分類）.-24-圖表圖表35：傳統封轉：傳統封轉VS晶圓級封裝晶圓級封裝.-25-圖表圖表36：面板級封裝可以節約更多成本：面板級封裝可以節約更多成本.-25-圖表圖表37：立體封裝包含：立體封裝包含2.5D IC和和3D IC.-26-圖表圖表38：先進封裝技術路線圖：先進封裝技術路線圖.-26-圖表圖表39：幾種先進封裝形式的性能對比：幾種先進封裝形式的性能對比.-27-圖表圖表40：各種先進封裝技術原理及特點：各種先進封裝技術原理及特點.-27-圖表圖表41：chiplet架構圖架構圖.-29-

21、圖表圖表42：SiP與先進封裝的關注點不同與先進封裝的關注點不同.-30-圖表圖表43：系統級封裝：系統級封裝(SiP)與先進封裝（與先進封裝（HDAP）技術存在交叉關系）技術存在交叉關系.-30-圖表圖表44：傳統封裝工藝流程：傳統封裝工藝流程.-30-圖表圖表45：傳統封裝所需設備的市場規模及競爭格局：傳統封裝所需設備的市場規模及競爭格局.-31-圖表圖表46：先進封裝核心技術：先進封裝核心技術.-32-圖表圖表47：Bump金屬凸塊金屬凸塊.-32-圖表圖表48：焊料凸點：焊料凸點&銅柱凸點結構圖銅柱凸點結構圖.-33-圖表圖表49：電鍍錫球：電鍍錫球Bump的工藝流程圖的工藝流程圖.-

22、33-圖表圖表50：Bumping（銅凸塊）工藝流程及設備（銅凸塊）工藝流程及設備.-33-圖表圖表51：Bump技術的發展趨勢技術的發展趨勢.-34-圖表圖表52：鍵合技術的發展歷史：鍵合技術的發展歷史.-34-圖表圖表53：HBM結構中結構中Micro bumpVS混合鍵合混合鍵合.-35-圖表圖表54：混合鍵合之：混合鍵合之CoW工藝流程與設備工藝流程與設備.-35-圖表圖表55：混合鍵合之：混合鍵合之WoW工藝流程與設備工藝流程與設備.-36-請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -5-行業行業深度報告深度報告 圖表圖表56：RDL結構圖結構圖.-37-圖表

23、圖表57：重布線后芯片連接面視圖：重布線后芯片連接面視圖.-37-圖表圖表58：RDL截面圖截面圖.-38-圖表圖表59：電鍍：電鍍RDL工藝流程圖工藝流程圖.-38-圖表圖表60：“感光高分子聚合物感光高分子聚合物+電鍍銅電鍍銅+蝕刻蝕刻”RDL工藝流程與設備工藝流程與設備.-38-圖表圖表61：大馬士革：大馬士革RDL工藝流程圖工藝流程圖.-39-圖表圖表62：“PECVD+Cu-大馬士革大馬士革+CMP”RDL工藝流程與設備工藝流程與設備.-39-圖表圖表63：3D TSV結構結構.-40-圖表圖表64：TSV-Via first.-40-圖表圖表65：TSV工藝流程圖工藝流程圖.-41

24、-圖表圖表66：TSV截面的截面的SEM形貌圖形貌圖.-41-圖表圖表67：TSV工藝流程與設備工藝流程與設備.-42-圖表圖表68：硅轉接板制備工藝流程：硅轉接板制備工藝流程.-42-圖表圖表69：硅轉接板常規工藝步驟（以單層：硅轉接板常規工藝步驟（以單層RDL轉接板為例）轉接板為例）.-43-圖表圖表70：2.5D CoWoS、3D SoIC與此前先進封裝工藝流程上的差異與此前先進封裝工藝流程上的差異.-43-圖表圖表71：CoWoS和和3D SoIC帶來的幾類有成長彈性的先進封裝設備帶來的幾類有成長彈性的先進封裝設備.-44-圖表圖表72：先進封裝的封裝成本構成：先進封裝的封裝成本構成以

25、以FCBGA為例為例.-46-圖表圖表73：IC載板結構圖載板結構圖.-47-圖表圖表74：載板按照基材分類情況：載板按照基材分類情況.-47-圖表圖表75：IC載板朝更薄、線間距更小方向發展載板朝更薄、線間距更小方向發展.-47-圖表圖表76：2017-2028E年全球年全球ABF基板市場銷售額及增長率基板市場銷售額及增長率.-48-圖表圖表77：底部填充示意圖（藍色部分）：底部填充示意圖（藍色部分）.-48-圖表圖表78：2022-2028年底部填充膠市場空間（單位：億美元）年底部填充膠市場空間（單位：億美元）.-49-圖表圖表79：CoWoS使用的熱界面材料熱阻逐漸降低使用的熱界面材料熱

26、阻逐漸降低.-49-圖表圖表80：2022-29年全球年全球TIM市場空間（單位：億美元）市場空間（單位：億美元）.-50-圖表圖表81：EMCEMC 在不同封裝類型中的位置在不同封裝類型中的位置.-50-圖表圖表82：下游客戶積極擴產，封裝材料需求量穩定提升：下游客戶積極擴產，封裝材料需求量穩定提升.-51-圖表圖表83：國內外環氧塑封料在我國市場上的競爭對比情況：國內外環氧塑封料在我國市場上的競爭對比情況.-52-圖表圖表84：CoWoS結構示意圖結構示意圖.-52-圖表圖表85：轉接板的典型結構：轉接板的典型結構.-52-圖表圖表86：cowos分為三種類型分為三種類型.-53-圖表圖表

27、87：CoWoS工藝流程圖工藝流程圖.-54-圖表圖表88：臺積電光罩拼接技術可靠性測試：臺積電光罩拼接技術可靠性測試.-55-圖表圖表89：臺積電：臺積電CoWoS封裝技術路線圖封裝技術路線圖.-56-圖表圖表90：CoWoS時間線梳理時間線梳理.-56-圖表圖表91：FPGA封裝結構圖封裝結構圖.-57-請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -6-行業行業深度報告深度報告 圖表圖表92：FPGA封裝切面封裝切面.-57-圖表圖表93：A100 GPU和和HBM陣列陣列.-57-圖表圖表94：cowos封裝切面圖封裝切面圖.-57-圖表圖表95：英特爾：英特爾EM

28、IB.-58-圖表圖表96：三星：三星I-Cube4.-58-圖表圖表97：先進封裝設備與材料國產供應商一覽：先進封裝設備與材料國產供應商一覽.-58-請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -7-行業行業深度報告深度報告 一、一、邁向超越摩爾時代，先進封裝大勢所趨邁向超越摩爾時代，先進封裝大勢所趨 1.1 先進封裝突破摩爾限制，市場規?？焖偬嵘冗M封裝突破摩爾限制，市場規?？焖偬嵘?摩爾定律帶來的經濟效應不斷降低，制造先進制程升級速度逐漸放緩摩爾定律帶來的經濟效應不斷降低，制造先進制程升級速度逐漸放緩?！昂竽枙r代”先進制程升級速度逐漸放緩。摩爾定律是指集成電路中可

29、以容納的晶體管數量在每 18-24 個月增長一倍。目前芯片工藝已經走向 3nm 以下的極致階段，而當芯片制程逼近 1nm 時將進入量子物理世界，會產生顯著的量子效應。例如晶體管數量的不斷增加會產生短溝道效應，勢壘將無法對電子穿透進行有效的阻隔，從而造成漏電，進一步使得晶體管的效應難以控制。除此之外，大量的晶體管工作時產生的熱量也對芯片散熱能力提出了更高要求。摩爾定律帶來的經濟效應不斷降低。1）從制造成本來看：）從制造成本來看：根據研究公司 IBS 發布的數據，芯片從 16nm到 10nm，每十億個晶體管的成本下降了 30.7%，而從 5nm 到 3nm，成本僅下降了 4.2%。2）從研發成本來

30、看：）從研發成本來看：推進先進制程芯片使得芯片制造商的研發成本與資本開支負擔不斷加重，同時芯片設計商的設計成本和流片成本也會不斷加重，且技術上的不確定性會使新產品上市時間不斷滯后。先進封裝技術是超越摩爾定律的重要賽道。先進封裝技術是超越摩爾定律的重要賽道。目前對于集成電路的發展，行業內主要有兩個主流方向。一是延續摩爾定律一是延續摩爾定律，以提升單個芯片性能為目標，在晶體管縮放技術上進行進一步探索，例如采用 FinFET、GAA等工藝。二是超越摩爾定律二是超越摩爾定律，先進封裝技術就為其中的一條重要賽道，以提升系統性能為目標，將多個不同性能的芯片集成在一個系統內，通過成本可控的系統級芯片系統來提

31、升整體的性能和功能。圖表圖表3：單位數量的晶體管成本對比：單位數量的晶體管成本對比 制程制程 16nm 10nm 7nm 5nm 3nm 芯片面積（mm）125 87.66 83.27 85 85 晶體管數量（十億個）3.3 4.3 6.9 10.5 14.1 晶?？倲?單片晶圓 478 686 721 707 707 晶粒凈產出/單片晶圓 359.74 512.44 545.65 530.25 509.04 晶圓價格（）5912 8389 9965 12500 15500 晶粒價格（）16.43 16.43 18.26 23.57 30.45 每十億個晶體管的成本（）4.98 3.81 2.

32、65 2.25 2.16 圖表圖表1：前沿節點投資成本高前沿節點投資成本高 圖表圖表2：量子隧穿效應量子隧穿效應 來源：yole，中泰證券研究所 來源：原理賬號，中泰證券研究所 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -8-行業行業深度報告深度報告 來源：International Business Strategies，芯智訊，中泰證券研究所 圖表圖表4：先進制程和先進封裝的發展：先進制程和先進封裝的發展 來源：yole，中泰證券研究所 封裝測試位于產業鏈的中下游，封裝測試位于產業鏈的中下游，是整個集成電路產業鏈的重要一環是整個集成電路產業鏈的重要一環。集成電路行業

33、產業鏈大致可以分為芯片設計、晶圓制造、封裝測試三大部分。其中封裝測試行業位于整個產業鏈的中下游，包含了封裝和測試兩個環節。封裝是指將芯片制造過程中，將芯片在基板上布局、固定與連接，然后使用絕緣介質封裝的過程。傳統封裝主要有四個作用：1）保護：）保護：封裝可以保護芯片免受損傷且便于運輸。2）散熱：）散熱：保證了芯片的散熱性能，使其可以在更高溫度環境下工作。3）電信號傳遞：）電信號傳遞：通過封裝實現芯片與系統之間的信號傳輸以及電源供應。4）尺寸調整：）尺寸調整：封裝可以將芯片的細引線間距，調整到實裝基板的尺寸間距。圖表圖表5：芯片制造流程芯片制造流程 來源：先進封裝推動半導體產業新發展，中泰證券研

34、究所整理 封裝產業歷史悠久，已實現從傳統封裝到先進封裝的時代跨越。封裝產業歷史悠久，已實現從傳統封裝到先進封裝的時代跨越。封裝技術的發展歷史主要圍繞體積和性能不斷展開，實現了從傳統封裝到先進封裝的時代跨越，其發展可以分為從傳統封裝到先進封裝的五個階段，實現了三次技術革新。1）傳統封裝時代：）傳統封裝時代：主要是第一階段(20 世紀 70 年代前)和第二階段（20 世紀 80 年代后），實現了從通孔插裝技術到表面貼裝技術的升級。2）先進封裝時代：）先進封裝時代：以第三階段（20 世紀 90 年代之 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -9-行業行業深度報告深度報告

35、后）為界，封裝技術步入先進封裝時代，出現了以晶圓級封裝(WLP)為代表的面積陣列型封裝技術。而第四、第五階段代表了半導體封裝行業的第三次技術革新，實現了二維到三維的封裝技術拓展。圖表圖表6：封裝技術發展歷程封裝技術發展歷程 階段階段 時間時間 封裝技術封裝技術 具體封裝形式具體封裝形式 圖示圖示 第一階段 （傳統封裝）20 世紀70 年代前 通孔插裝型封裝 晶體管封裝(TO)、雙列直插封裝(DIP)，陶瓷雙列直插封裝(CDIP)塑料雙列直插封裝(PDIP)、單列直插式封裝(SIP)第二階段 （傳統封裝）20 世紀80 年代以后 表面粘貼型封裝 塑料有引線片式載體封裝(PLCC)四邊引腳扁平封裝

36、(QFP)、塑料四邊引線扁平封裝(PQFP)、小外形表面封裝(SOP)、無引線四邊扁平封裝(PQFN)、小外形晶體管封裝(SOT)、雙邊扁平無引腳封裝(DFN)第三階段 （先進封裝）20 世紀90 年代以后 面積陣列型封裝 球標陣列封裝(BGA)、塑料焊球陣列封裝(PBGA)、陶瓷焊球陣列封裝(CBGA)、帶散熱器焊球陣列封裝(EBGA)、倒裝芯片球陣列封裝(FC-BGA)晶圓級封裝(WLP)芯片級封裝(CSP)第四階段 （先進封裝）20 世紀末開始 多芯組裝(MCM)、系統級封裝(SiP)、三維立體時裝(3D)、凸塊制造(Bumping)以凸點(Bumping)為例 第五階段（先進封裝）21

37、 世紀前10 年代開始 微電子機械系統封裝(MEMS)、品圓級系統封裝-硅通孔(TSV)、倒裝封裝(FC)、扇出型封裝(Fan-out)以倒裝(FC)為例 來源：匯成股份招股書，中泰證券研究所整理 圖表圖表7：先進封裝發展趨勢：先進封裝發展趨勢 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -10-行業行業深度報告深度報告 來源：yole，中泰證券研究所整理 全球封測行業全球封測行業 2026 年將達千億美元市場，先進封裝占比不斷提高。年將達千億美元市場，先進封裝占比不斷提高。受益于物聯網、5G 通信、人工智能、大數據等新技術的不斷成熟，半導體封測行業穩步增長。根據 yol

38、e 數據，2022 年全球封測行業市場規模為815 億美元，隨著國內外晶圓廠的產能陸續投放市場，預測 2026 年將有望達 961 億美元。其中先進封裝占比不斷提高，2022 年全球先進封裝市場規模為 367 億美元，預測 2026 年市場規模將達 522 億美元，占比由 22 年的 45%提高至 54%。頭部晶圓廠強勢入局先進封裝頭部晶圓廠強勢入局先進封裝，臺積電處于全球領先地位，臺積電處于全球領先地位。進入先進封裝時代后，全球封測競爭格局發生變化。從市場份額來看：從市場份額來看：先進封裝市場不再只有封測玩家，晶圓廠也參與其中并發展迅速，據 yole 數據，全球先進封裝市場中日月光、安靠、臺

39、積電、英特爾、長電科技和三星六家廠商的合計市占率超過了 80%，份額主要被海外廠商占據。1）從技從技術布局來看：術布局來看：先進封裝集成技術主要包括 2D、2.5D、3D、3D+2D、3D+2.5D 多種類型。由于先進封裝中的部分高難度工藝涉及到晶圓制造技術，疊加高端芯片對制造和封測配合緊密度需求的加深，因此晶圓代工廠相較封測廠具備天然的優勢，海外臺積電、英特爾、三星等各家廠圖表圖表8：2017年年-2026E全球封測市場規模（億美元）全球封測市場規模（億美元）來源：yole，中泰證券研究所整理 777815822899943961321 367 402 440 471 522 0%10%20

40、%30%40%50%60%02004006008001000120020212022E2023E2024E2025E2026E全球封測產業規模（左軸，億美元）先進封裝市場規模（左軸，億美元）全球封測產業規模YoY（右軸，%）先進封裝市場規模YoY（右軸，%）先進封裝占比（右軸，%）請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -11-行業行業深度報告深度報告 商均早早布局先進封裝。臺積電于 2008 年底成立集成互連與封裝技術整合部門，開始布局先進封裝，2D/2.5D 代表為 INFO、CoWoS，3D 上布局了 SoIC；英特爾 2.5D 布局了 EMIB，3D 上布局了

41、 Foveros、Co-EMIB 等；三星在 2D 封裝布局了 FOPLP，2.5D 布局了 I-Cube，3D 上布局了 X-Cube。2）從技術先進性來看：臺積電的 Bump 技術位居全球首位，其 N7/N6 芯片堆疊的 Bump 間距為 9m，N5 為 6m（目前最先進），N3 預計將進一步減小至 4.5m。其 InFO、CoWoS 的 Bump 間距也位居行業前列。3）從資本投入看：2022 年頭部晶圓廠英特爾、臺積電關于封裝的投入占到行業總投入的 59%，遠高于封測領域龍頭日月光、安靠等封測廠。圖表圖表9：2.5D/3D領域代表性技術方案領域代表性技術方案 來源：yole，中泰證券研

42、究所整理 圖表圖表10：臺積電先進封裝布局：臺積電先進封裝布局 臺積電先進封裝布局臺積電先進封裝布局 先進封裝平臺 3D Fabric 平臺 制程區分 后段 3D 先進封裝 前端 3D 晶片堆疊 封裝技術名稱 InFO（Chip First)CoWoS(Chip Last)TSMC-SoIC(系統整合晶片）技術名稱 整合扇出型封裝 基板上晶圓 上晶片封裝 晶圓堆疊 晶圓封裝 封裝結構分類 2D IC 2.5D/3D IC 3D IC 量產/認證時間 已量產 已量產 已量產 代表產品 Apple M1 Ultra 英偉達 A100/H100 AMD MI300X 來源：臺積電官網，中泰證券研究所

43、整理 圖表圖表11：先進封裝廠商：先進封裝廠商Bump pitch size 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -12-行業行業深度報告深度報告 來源：IDTechEX，中泰證券研究所整理 圖表圖表12：2022年全球頭部廠商先進封裝開支份額（估算）年全球頭部廠商先進封裝開支份額（估算）來源：Yole，中泰證券研究所整理 1.2 全球先進封裝向東亞轉移，全球先進封裝向東亞轉移，2025 年大陸市場規模將達千億元年大陸市場規模將達千億元 全球先進封裝趨勢經歷了從歐美向東亞轉移的過程全球先進封裝趨勢經歷了從歐美向東亞轉移的過程。2009 年歐洲廠商英飛凌、恩智浦推出

44、 FOWLP（扇出型晶圓級封裝），FOWLP 為早期的先進封裝形式，但至今仍在手機 5G、AI 等領域發揮作用。此后，隨著東亞地區如三星、臺積電等廠商代工業務的崛起，東亞廠商紛紛進行先進封裝技術的研發，如臺積電在 2016 年推出 INFO（集成扇出封裝）工藝，其中 InFO_PoP 主要用于移動平臺，例如手機手表，InFO_L 應用于部分蘋果高端電腦處理器，例如 M1 Ultra，InFO_oS 專注于 HPC 客戶。2020 年以來，臺積電和三星分別推出 SoIC 和 X-Cube 技術，將先進封裝向三維集成方向推進。圖表圖表13：主流先進封裝技術方案及代表性公司：主流先進封裝技術方案及代

45、表性公司 技術方案技術方案 推出時間推出時間 維度維度 功能密度功能密度 應用領域應用領域 對應廠商對應廠商 FOWLP 2009 2D 低 手機 5G、AI 英飛凌/恩智浦 INFO 2016 2D 中 Iphones、5G、AI 臺積電 FOPLP 2017 2D 中 移動設備、5G、AI 三星 EMIB 2018 2D 中 圖像處理、高性能計算 英特爾 6102525252530364040100130150300050100150200250300350bump pitch size(m)32%27%13%11%6%4%4%3%英特爾臺積電日月光三星安靠長電科技力成通富微電 請務必閱讀

46、正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -13-行業行業深度報告深度報告 CoWoS 2012 2.5D 中 高端服務器、高端企業級應用,高性能計算 臺積電 HBM 2015 3D+2.5D 高 圖像處理、高性能計算 AMD/英偉達/海力士/英特爾/三星 HMC 2012 3D 高 高端服務器、高端企業級應用 高性能計算 Micron/三星/IBM/ARM/微軟 Wide-IO 2012 3D 中 高端智能手機 三星 Foveros 2018 3D 中 高端服務器、高端企業級應用,高性能計算 英特爾 Co-EMIB 2019 3D+2D 高 高端服務器、高端企業級應用,高性能計

47、算 英特爾 TSMC-SoIC 2020 3D 非常高 5G、AI、可穿戴設備 臺積電 X-Cube 2020 3D 高 5G、AI、可穿戴設備 三星 來源：Sip 與先進封裝技術，中泰證券研究所整理 大陸封測市場大陸封測市場 25 年將達年將達 3500 億人民幣，先進封裝增長迅速。億人民幣，先進封裝增長迅速。近些年，我國半導體產業在政策大力支持、技術水平持續進步的基礎上，國產替代開始加速，相對半導體設計與制造而言，封測行業技術壁壘較低，實現了較高程度的國產化。根據 Frost&Sullivan 數據，中國大陸封測市場規模由 2016 年的 1564.3 億元增長至 2020 年的 2509

48、.5 億元，年均復合增長率達 12.54%，預測 2025 年中國大陸封測市場規模將達到 3551.9億元。從封測業務收入結構上來看，中國大陸封測市場仍然以傳統封裝業務為主，但隨著新一代信息技術領域快速發展，新興應用場景對半導體產品的性能、功耗等要求提升，半導體產品紛紛從傳統封裝向先進封裝轉變，先進封裝市場需求將維持較高速的增長。數據顯示，中國先進封裝行業市場規模由 2016 年的 187.7 億元增長至 2020 年的 351.3 億元，年均復合增長率達 16.96%，預測 2025 年中國大陸先進封裝市場規模將達到 1136.6 億元。圖表圖表14：2016年年-2025E中國大陸封測市場

49、規模（億人民幣）中國大陸封測市場規模（億人民幣）來源：Frost&Sullivan，中泰證券研究所整理 大陸先進封裝較海外有兩方面差距：大陸先進封裝較海外有兩方面差距：1）大陸先進封裝占比較全球水平低，仍有較大提升空間。）大陸先進封裝占比較全球水平低，仍有較大提升空間。如前文統計，2023 年大陸先進封裝占整體封裝市場比例有望達 30%，但較全球先進封裝 49%的占比有近 20pcts 差距，仍有較大提升空間。目前國內已有14%12%14%14%16%18%22%30%37%47%0%10%20%30%40%50%0500100015002000250030003500400020162017

50、201820192020 2021E 2022E 2023E 2024E 2025E先進封裝（左軸，億人民幣）傳統封裝（左軸，億人民幣）先進封裝增長率（右軸，%）傳統封裝增長率（右軸，%）先進封裝占比（右軸，%）請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -14-行業行業深度報告深度報告 長電科技、通富微電、華天科技、晶方科技、甬矽電子等廠商積極布局先進封裝，取得了一定技術突破，主要集中在 Bump、RDL 技術上，TSV工藝較欠缺，國內高端 AI 芯片封裝所需的 2.5D/3D 封裝尚處于起步階段。而臺積電已具備 CoWoS（2.5D 封裝技術）整套工藝流程（包括轉接板

51、），因此國內封測廠與海外龍頭廠商差距明顯。圖表圖表15：大陸：大陸先進封裝占比較全球水平先進封裝占比較全球水平仍有較大提升空間仍有較大提升空間 來源：yole，Frost&Sullivan，中泰證券研究所整理 圖表圖表16：大陸廠商封裝技術布局及：大陸廠商封裝技術布局及先進封裝先進封裝業務業務占比占比 公司名稱公司名稱 先進封裝占比先進封裝占比 主要封裝技術主要封裝技術 甬矽電子 100%FCCSP、FCBGA、FC、SIP、BGA、QFN、MEMS 通富微電 75%Bumping、WLCSP、FC、BGA、SIP、OFN、QFP、SO、2.5D/3D 華天科技 70%DIP、SOP、SIP、

52、CSP、WLP/WLCSP、2.5D/3D(TSV)長電科技 65%Wire bonding、QFN 到 WLP、FCBGA、2.5D/3D 智路聯合體 50%Bumping、WLCSP、FC、BGA、SiP、QFN、OFP、SO 氣派科技 25%FC、CPC、SOP、SOT、LOFP、QFN/DFN、CDFN/CQFN、DIP 華宇電子 15%SOP、DFN/QFN、LQFP、SOT、TO、LGA 華潤微 10%FC、PLP、IPM 利普芯 5%DIP、SOP、SOT、TSSOP、OSOP、TSOT、TO、DFN、QFN、HSOL、LOFP 藍箭電子 5%SOT、TO、SOP 來源：集微網，

53、企業年報，中泰證券研究所整理 2）全球全球封裝市場仍以海外廠商占主導，大陸廠商全球份額仍有較大提升封裝市場仍以海外廠商占主導，大陸廠商全球份額仍有較大提升空間?？臻g。據 Yole，2021 年大陸廠商長電科技份額居全球第四，全球封裝廠商 Top10 中，大陸廠商有長電科技、通富微電、華天科技三家，大部分比例份額仍由中國臺灣、美國、韓國、日本廠商占據，大陸廠商全球份額仍有較大提升空間。圖表圖表17：2021年全球先進封裝年全球先進封裝廠商廠商TOP30收入及份額（單位：百萬美元）收入及份額（單位：百萬美元）18%22%30%37%47%41%45%49%49%50%0%10%20%30%40%5

54、0%60%202120222023E2024E2025E大陸全球 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -15-行業行業深度報告深度報告 來源：Yole，中泰證券研究所整理 注：日月光此處包含矽品、不含環隆電氣收入；Hana Micron 此處不含 Hana Materials 收入；對于 Unisem Berhad，華天科技對其進行了參股 1.3 大陸先進制程大陸先進制程+AI 芯片進口芯片進口受限，先進封裝受限，先進封裝亟待發展亟待發展 美國制裁不斷加碼，先進封裝助力彎道超車。美國制裁不斷加碼，先進封裝助力彎道超車。從 2018 年至今，美國對華制裁不斷升級，從

55、華為、中芯不斷蔓延至更多半導體企業。2020 年，美國將中芯國際列入“實體清單”，限制中芯國際 14nm 及以下制程的擴產。而基于先進封裝技術的芯片設計模式 Chiplet 可以提升芯片性能，突破美國先進制程的封鎖。通常意義上，單位面積晶體管數量越多，芯片性能越強。據 Wikichip，臺積電 14nm 每 mm晶體管數量在 28.88 百萬個，10、7nm 晶體管數量分別達到 52.51、91.20 百萬個，分別是 14nm數量的 1.8、3.2 倍。Chiplet 通過將兩顆 14nm 芯片堆疊，實現單位面積晶體管數量翻倍。按臺積電規格簡單測算，兩顆 14nm 堆疊后的晶體管數量達到 57

56、.76 百萬個，接近 10nm 的數量水平性能上大體接近10nm 芯片性能。對于中國而言，兩顆 14nm 芯片堆疊，可以向下突破美國 14nm 制程的封鎖，實現接近 10nm 工藝的性能，因此先進封裝的發展迫在眉睫。02000400060008000100001200014000日月光安靠英特爾長電科技臺積電力成科技通富微電華天科技UTAC京元電子南茂頎邦超豐矽格華泰電子Hana Micron盛帆半導體嘉盛半導體同欣欣銓LB Semicon沛頓AOIUnisem Berhad福懋納沛斯Inari華潤微甬矽華東科技菱生精密頎中晶方科技營收（百萬美元）圖表圖表18：美國科技制裁時間線：美國科技制裁

57、時間線 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -16-行業行業深度報告深度報告 AI時代數據峰值吞吐量增速高于峰值帶寬增速，提高時代數據峰值吞吐量增速高于峰值帶寬增速，提高 I/O密度迫在眉睫密度迫在眉睫。隨著大數據、AI 等新技術的發展，當前計算系統面臨著帶寬不足的問題。據臺積電，計算系統需處理的數據峰值吞吐量平均每兩年增長 1.8 倍，而峰值帶寬每兩年增長僅約 1.6 倍，峰值帶寬較峰值吞吐量的差距愈發擴大，增加峰值帶寬迫在眉睫，而增加峰值帶寬最有效的方式是增加 I/O數量。AI 產業迎來“產業迎來“iPhone 時刻”，時刻”，先進封裝先進封裝可有效提升可有效

58、提升 I/O 密度密度，是，是 AI 大大數據時代封裝發展的必由之路數據時代封裝發展的必由之路。23 年初開始，ChatGPT 持續火熱，微軟、谷歌以及國內百度、阿里巴巴等先后發布大模型，算力需求持續釋放。據臺積電，CoWoS、InFO、Flip-Chip 等先進封裝技術，可有效提升 I/O 密度。例如 Flip-Chip 技術將每平方毫米 I/O 密度提升到 100 個級別，InFO 和 CoWoS 工藝進一步將 I/O 密度提升到 1000 個級別，是此前技術的 10 倍。據臺積電預測，通過使用 SoIC 及其未來的擴展，未來芯片 I/O 密度有可能再提高 10000 倍。1）GPU 在在

59、 AI 模型構建中具有較高的適配性。模型構建中具有較高的適配性。GPU、FPGA、ASIC 芯片是 AI 計算的核心，作為加速芯片處理大規模并行計算，而 GPU憑借著高性能、高靈活度特點成為 AI 加速方案首選。全球 GPU 市場被英偉達、英特爾和 AMD 三強壟斷，英偉達憑借自身 CUDA 生態在 AI 及高性能計算上占據絕對主導地位，目前主流 AI 廠商多采 來源：澎湃新聞等公開信息，中泰證券研究所整理 圖表圖表19：數據：數據峰值吞吐量峰值吞吐量增速快于增速快于峰值帶寬峰值帶寬增速增速 來源：臺積電，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -

60、17-行業行業深度報告深度報告 用英偉達的高端 GPU 產品，例如 A100、H100。根據 NVIDIA 公布的規格參數，A100 的深度學習運算性能可達 312Tflops。在 AI 訓練過程中，2048 個 A100 GPU 可在一分鐘內成規模地處理 BERT 的訓練工作負載；在 AI 推理過程中，A100 可將推理吞吐量提升到高達 CPU 的 249 倍。圖表圖表21：NVIDIA A100 GPU在在AI訓練和推理工作中的加速能力訓練和推理工作中的加速能力 來源：NVIDIA 官網，中泰證券研究所 2）英偉達高端英偉達高端 GPU 離不開臺積電離不開臺積電 CoWoS。英偉達 P10

61、0、H100、A100 均采用了 CoWoS 實現 HBM 和 GPU 的封裝。以 P100 為例，HBM stack 由三星制造，GPU 由臺積電制造，Silicon Interposer 由臺積電生產，封裝基板由日本 IBIDEN 提供，最后的封裝也由臺積電完成。由于英偉達的高端 GPU 依賴于臺積電的 CoWoS 先進封裝技術，導致臺積電 CoWoS 封裝產能已經嚴重供不應求。根據 Verified Market Research 數據，2021 年全球 GPU 市場規模為 334.7 億美元，預計 2030 年將達到 4773.7 億美元，CAGR（2021-2030）為34.35%，

62、未來臺積電 CoWoS 封裝技術將持續受益于 GPU 市場的蓬勃增長。圖表圖表22：英偉達英偉達P100芯片供應鏈情況芯片供應鏈情況 圖表圖表20：先進封裝提升：先進封裝提升I/O仍有很大發展空間仍有很大發展空間 來源：臺積電，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -18-行業行業深度報告深度報告 來源：System Plus Consulting，中泰證券研究所 圖表圖表23：全球：全球GPU市場規模及增速市場規模及增速 來源：Verified Market Research，中泰證券研究所 美國限制大陸美國限制大陸 AI 芯片發展，倒逼大陸芯

63、片發展，倒逼大陸 AI 芯片先進封裝加速國產化芯片先進封裝加速國產化。2022 年 10 月以來，美國商務部實施了三次對華 AI 禁運相關動作：1）2022 年 10 月 7 日，在 CCL（商業管制清單）中創立專門的 AI 芯片條款、增加對“美國人”幫助中國大陸開發超級計算機的限制；2）2023 年10 月將 13 家中國實體（AI 相關）納入實體清單；3）2023 年 10 月，就 AI 芯片實施更嚴厲的禁運管制。在外部制裁加緊的情形下，大陸本土AI 芯片產業加速尋求先進封裝技術的國產化。圖表圖表24：受美國制裁限制的數據中心芯片：受美國制裁限制的數據中心芯片 公司公司 芯片芯片 性能峰值

64、（性能峰值（TF32,teraFLOPS)英偉達 H100/H800 756 A100/A800 312 L40/L40S-RTX 4090-AMD MI250X 479 mi250 453 Intel Gaudi-來源：財經十一人，中泰證券研究所整理 注：性能以 TF2（單精度）為標準計算 二、先進封裝核心工藝復雜，帶來設備二、先進封裝核心工藝復雜，帶來設備/材料新需求材料新需求 2.1 單位面積單位面積 I/O 數量增加數量增加是升級方向，是升級方向，2.5D/3D 代表未來趨勢代表未來趨勢 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -19-行業行業深度報告深度報告

65、 傳統封裝與先進封裝技術界限明顯，以焊線為主要區分方式。傳統封裝與先進封裝技術界限明顯，以焊線為主要區分方式。傳統封裝，主要是將晶圓切割成單個芯片，以引線鍵合為主要連接方式進行封裝的工藝。傳統封裝按照工藝可以分為 SIP、DIP、SOP、SOT、TO、QFP、QFN、DFN、BGA 等形式。這類封裝技術具有較低的生產成本和較高的生產效率，適用于初期的集成電路產品。先進封裝主要采用了倒裝等鍵合互聯的電氣連接方法，有晶圓級封裝（有晶圓級封裝（WLP）、面板級封裝（）、面板級封裝（PLP）、）、2.5D 封裝（封裝（interposer、RDL 等）、等）、3D 封裝（封裝（TSV）等封裝技術）等封

66、裝技術。因此，傳統封裝和先進封裝的主要區別在于是否采用了焊線，即傳統封裝主要使用引線實現芯片與外界的連接。先進封裝朝著先進封裝朝著增加單位面積增加單位面積 I/O 數量的數量的方向發展。方向發展。如前文所述，大數據、AI 時代，發展先進封裝、提升 I/O 密度是應有之義。而提升 I/O 最直觀的方式即制造更細的 I/O 間距（pitch）和更細線間距（L/S）。具體而言I/O 間距包括：1）混合鍵合（hybrid bonding，一種將介電鍵（SiOx）與嵌入金屬（Cu）結合形成互連的工藝技術）時上下 die 之間的鍵合間距，可以提高芯片間通信速度，2015 年時為 2m 級別，到 2023

67、年有望升級至 1m 以下，混合鍵合是應用于高帶寬存儲（HBM）的理想鍵合方案；2）Bumping 工藝中 Bump（通常稱作“凸點”或“凸塊”，為先進封裝上下層連接的接觸部分）間距，2015 年在 200-150m，2025 年有望達到 50m 級別；3）Ball（焊球）間距，2021 年之前在 1200-350m 級別，2023 年有望達 300m 級別。而線間距主要指 RDL（重新布線層）的 L/S（線間距），2015 年10m，2023 年有望達 2m 級別。按照襯底維度，可以將封裝分為五類：按照襯底維度，可以將封裝分為五類：無襯底，主要包括無襯底，主要包括 Fan Out、WLCSP。

68、1）Fan-out，扇出型封裝，指布線可在芯片外，適用于封裝多個芯片，封裝密度較高，使用互連技術將芯片信號引出到基板上的多個引腳。2）WLCSP，晶圓級封裝。傳統圖表圖表25：傳統封裝使用引線鍵合傳統封裝使用引線鍵合 圖表圖表26：先進封裝使用鍵合互聯先進封裝使用鍵合互聯 來源：頎中科技招股說明書，中泰證券研究所 來源：頎中科技招股說明書，中泰證券研究所 圖表圖表27：先進封裝發展技術路線圖：先進封裝發展技術路線圖 來源：Yole，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -20-行業行業深度報告深度報告 工藝先切割裸片再進行封裝，而 WLP 技術先

69、封裝后切割。WLP 技術又分為 Fan-in（扇入式）和 Fan-Out（扇出式），其中 Fan-in 指布線均在芯片尺寸內，適用于封裝較少芯片，封裝密度較低，通常使用金線或其他互連手段連接芯片和封裝基板。Fan-out 則如前文所述。有機襯底，主要分有機襯底，主要分 Wire Bond、Flip Chip 兩大類。兩大類。這兩類下面均可分為 BGA、CSP、LGA 三大類。Wire bond 形式下形式下，1）BGA，Ball Grid Array，球柵陣列封裝，是一種高密度表面裝配封裝，在封裝底部，引腳呈球狀并排列成類似方格型。2）CSP，Chip Scale Package，芯片級封裝，

70、在 Wire Bond 模式下又可分為 COB、BOC、WB CSP。其中 COB封裝全稱為 chip on board，芯片直接封裝在基板上，常見于 LED 芯片的貼裝；BOC 封裝，Board on Chip，基板在芯片上，其特點為基板中央有槽，通過槽連接基板和芯片，常見于 DRAM 存儲芯片；WB CSP 即Wire Bond CSP，為打線形式的芯片級封裝。3）LGA，Land Grid Array，柵格陣列封裝，其特點為在底面制作有陣列狀電極觸點，常用于高速 LSI（Large-scale integrated circuit）。在在 Flip Chip 形式下形式下，BGA 有 F

71、C BGA、FO on substrate、2.5D、2.1D 封裝，其中 FC BGA 為倒裝型 BGA，FO on substrate 為位于基板上的扇出封裝，區別于上文無基板模式的扇出封裝，2.5D 封裝為包含中介層的 BGA 封裝，2.1D 封裝為相對于傳統封裝具有更高精度的 WLCSP（晶圓級 CSP 封裝）、載板級封裝（PLP）。Flip Chip 類型下的 CSP 和 LGA 封裝，即芯片與基板的連接采取 Flip Chip（倒裝方式），至于引腳排布樣式與 Wire Bond 下的 CSP 核 LGA相似。引線框襯底，亦包括引線框襯底，亦包括 Wire Bond、Flip Chi

72、p 兩種類型，但下面的細分兩種類型，但下面的細分品類與有機襯底不一樣。品類與有機襯底不一樣。引線框襯底指襯底樣式為薄板金屬引線框架，電氣連接方式又分為 Wire Bond、Flip Chip 兩種。Wire Bond 下包含：QFN/QFP，Quad Flat No-lead/Quad Flat Package，中文稱呼為方形扁平無引腳封裝/四側引腳扁平封裝，QFN 封裝四側配置有電極觸點，但無引腳，貼裝面積相對小，QFP 引腳從四個側面引出呈 L 型，QFP 廣泛應用于微處理器、門陣列電路、VTR 信號處理、音響信號處理等模擬LSI 電路；SOIC，Small Outline Integra

73、ted Circuit，小外形集成電路，由 SOP 封裝衍生開來，其特點為封裝體積、面積較??；TSOP，Thin Small Outline Package，薄型小尺寸封裝，典型特征為在封裝芯片的周圍做出引腳，適合用 SMT 技術(表面安裝技術)在 PCB 上安裝布線，適合高頻應用；LCC，Leadless Chip Carriers，無引腳芯片載體，類似 QFN 封裝，二者均為無引腳封裝；DIP，dual in-line package，雙列直插封裝，芯片通常由兩排引腳，插入具有 DIP 結構的芯片插座上，適合用于中小規模集成電路。引線框襯底下 Flip Chip 的 FC QFN，其機構與

74、常見 QFN類似。陶瓷襯底，按照陶瓷襯底，按照 Wire Bond、Flip Chip 亦可分為兩大類型。亦可分為兩大類型。陶瓷襯底封裝利用陶瓷材料特性，具有低介電常數、高頻性能好、絕緣性好、可靠性高、強度高、熱穩定性好、氣密性好、化學性能穩定的優點，主要用于光通信元件、汽車 ECU、激光雷達、CIS、功率半導體等。Wire Bond下的 Hi Rel，即高可靠性封裝，要求特殊的封裝、工藝以及測試，保證在惡劣環境下的可靠性，主要用于航天、汽車、軍工領域。Flip Chip 下的 HTCC，High Temperature co-fired Ceramic，高溫共燒陶瓷技術，具有耐腐蝕、耐高溫、

75、壽命長、高效節能、導熱性能良好等優點，其下游 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -21-行業行業深度報告深度報告 第一大應用為通信市場，占據大約 32%的市場份額。LTCC，Low Temperature co-fired Ceramic，低溫共燒陶瓷技術，優點是導電率高、制作成本低、熱膨脹系數小、高頻性能優良的特點，常用于 MEMS、被動件、天線、濾波器等領域。嵌入式封裝，作為一種單獨類型，芯片通常嵌入襯底中。嵌入式封裝，作為一種單獨類型，芯片通常嵌入襯底中。嵌入式封裝在高頻下具有出色的電氣性能，并且可縮小芯片體積，主要跟隨可穿戴設備需求的增長而迎來需求增長。

76、就就先進封裝先進封裝自身而言，可按照結構大體自身而言，可按照結構大體分為分為 FO、FI、SiP、FCBGA、FCCSP、2.5D/3D 六大類。六大類。FO，Fan Out，扇出型封裝，封裝特點前文已有敘述。具體又可分為核心扇出型（core fan-out）、高密度扇出型（high-density fan-out）和超高密度 FO 型（ultra highdensity FO）。CORE FO，消除了對引線鍵合或倒裝芯片互連的需求；HD FO 采用 RDL)和互連結構來實現更高的 I/O 密度；UHD FO，使用更細間距和更高密度的多層 RDL，在更緊湊體積圖表圖表28：IC封裝分類封裝分類

77、（按襯底形式）（按襯底形式）來源：Yole，中泰證券研究所整理 圖表圖表29：先進封裝分類：先進封裝分類（按襯底形式）（按襯底形式）來源：Yole，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -22-行業行業深度報告深度報告 內實現更多功能。FO 主要用于手機及其他消費電子領域，還有通信和基站領域，適用產品主要是 RF、PMIC、音頻編碼器、APE（一種虛擬貨幣）。WLCSP Fan-In，晶圓級扇入型封裝。Fan-In 封裝誕生時間較早，I/O 接口均在芯片投影面積內，傳統的 WLP 封裝多采用 Fan In 封裝扇入型封裝，主要就是手機及其他消費電

78、子市場，適用產品如射頻前端、wifi/BLU鏈接模組、音頻編碼器、PMIC/PMU 等。SiP，system in package，系統級封裝，將多個裸片（Die）及無源器件整合在單個封裝體內。摩爾定律趨緩時代，SiP 技術可以幫助芯片增加集成度、降低功耗。SiP 封裝應用廣泛，常用于手機及其他消費電子產品，適用產品如 PA 模組、FEM、wifi/BT 模組等，主要是射頻相關。FCBGA，倒裝型球柵陣列封裝。此類封裝具有高算力、高速度、高帶寬、低延遲、低功耗的優點，是 AI、5G、大數據、HPC 等新興需求所需的GPU、FPGA 芯片的重要封裝載體，代表應用產品如 networking AS

79、IC、消費級 CPU、汽車計算單元、GPU 等。FCCSP，通常稱為倒晶封裝，工藝上主要包括在 I/O pad 上沉積錫鉛球（Bump），然后將利用倒裝（Flip Chip）將焊球與封裝基板鍵合。FCCSP可實現更多的 I/O 接口數量，更小封裝尺寸，更好電氣性能。FCCSP 常用于 AI、數據中心、5G、智能手機領域，代表應用是存儲的封裝，其他有處理器、RF、基帶芯片等。2.5/3D Stacked Packaging，2.5/3D 堆疊封裝，包括 2.5D CoWoS 封裝、CIS/NAND/HBM 芯片的 3D 封裝。2.5D CoWoS 全稱 2.5D Chip On Wafer on

80、 Substrate，即在小芯片（Chips）和基板（Substrate）之間加入中介層（Interposer），實現計算芯片和存儲芯片之間的高速連接。3D封裝，通常不包含中介層，芯片上下層之間的連接通常通過 TSV 和 RDL進行。2.5/3D 主要應用于 HPC 領域，其中 2.5D CoWoS 封裝最知名應用在于英偉達的 AI 芯片。圖表圖表30：先進封裝技術分類：先進封裝技術分類 來源：Yole，中泰證券研究所整理 圖表圖表31：先進封裝技術：先進封裝技術應用領域應用領域 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -23-行業行業深度報告深度報告 2.5D/3D

81、 封裝市場的封裝市場的 2021-2027 年復合增長率高達年復合增長率高達 14.34%。先進封裝各細分類別中，2.5D/3D 封裝市場的年復合增長率最大，高達 14.34%，主要由 AI、HPC、HBM 等應用驅動；而 WLCSP 主要用于手機、智能穿戴等主控芯片中，近年來隨著手機總銷量放緩，拖累了 WLCSP 的復合增速預期。來源：Yole，中泰證券研究所整理 圖表圖表32：主流先進封裝技術誕生背景及典型產品主流先進封裝技術誕生背景及典型產品 先進封裝先進封裝 推出時間及背景推出時間及背景 典型產品典型產品 FO-Core FO 在 2000 年代中期，飛思卡爾和英飛凌分別推出了業界的首

82、批扇出封裝 Nepe 公司的雷達和物聯網模塊 FO-HD FO 2016 年臺積電推出高密度 FO，應用于 2017 年蘋果 A11 應用處理器 蘋果 A11 FO-UHD FO 臺積電等臺系廠商在 2020 年之后推出 FPGA、CPU/GPU、AI、5G、自動駕駛、智能醫療等 Fan In 誕生于 2000 年左右，為 WLP 技術初期的基本形式，WLP 區別于傳統的切片后進行封裝，而是先對晶圓進行封裝操作，再切片 WiFi、藍牙組件 SiP 20 世紀 90 年代初提出，代表電子技術集成化發展方向 高通 5G 毫米波天線模組 FCBGA 誕生于 1990 年代，由 BGA 演進而來 20

83、06 年蘋果 A5 處理器（用于 iPhone4S 和第一代 iPad）FCCSP 20 世紀 90 年代日本公司開發 CSP 技術 2018 年華為發布的麒麟 710F 手機處理器 2.5D CoWoS 2011 年臺積電推出 2016 年，英偉達推出首款采用 CoWoS 封裝的繪圖芯片 GP100，拉開 AI芯片熱潮序幕 3D 臺積電 2009 年開始布局 3D IC 2013 年 HBM 一代 來源：臺積電官網等，中泰證券研究所整理 圖表圖表33：2021-2027E全球先進封裝市場規模（按技術分類，單位：億美元）全球先進封裝市場規模（按技術分類，單位：億美元）請務必閱讀正文之后的重要聲

84、明部分請務必閱讀正文之后的重要聲明部分 -24-行業行業深度報告深度報告 晶圓級封裝（晶圓級封裝（WLP，Wafer-Level Packaging）晶圓級封裝實現了芯片封裝后的小巧化。晶圓級封裝實現了芯片封裝后的小巧化。傳統工藝先切割裸片再進行封裝，而 WLP 技術先封裝后切割。WLP 技術又分為 Fan-in（扇入式）和 Fan-Out（扇出式），其中 Fan-in 指布線均在芯片尺寸內，適用于封裝較少芯片，封裝密度較低，通常使用金線或其他互連手段連接芯片和封裝基板。Fan-out 指布線可在芯片外，適用于封裝多個芯片，封裝密度較高，使用互連技術將芯片信號引出到基板上的多個引腳。晶圓級封裝

85、優點在于：1）減少了封裝所需的額外材料 來源：yole，中泰證券研究所整理 圖表圖表34：2021-2027E全球先進封裝市場規模全球先進封裝市場規模及出貨量及出貨量（按技術分類）（按技術分類）封裝技術封裝技術 2021 2022E 2023E 2024E 2025E 2026E 2027E CAGR SIP 銷售額（百萬-美元）3806 4174 4376 4511 4546 4739 4801 3.95%出貨量（百萬顆）9435 10128 10395 10818 11251 11597 11911 3.96%每顆單價(顆/美元）0.40 0.41 0.42 0.42 0.40 0.41

86、0.40 FCCSP 銷售額（百萬-美元）6347 7054 7984 8699 9721 11189 13243 13.04%出貨量（百萬顆）12606 13347 14586 16020 18293 21493 26020 12.84%每顆單價(顆/美元）0.50 0.53 0.55 0.54 0.53 0.52 0.51 FCBGA 銷售額（百萬美元）10821 12586 13183 14292 14746 16481 17331 8.17%出貨量（百萬顆）1259 1304 1354 1466 1501 1662 1726 5.39%每顆單價(顆/美元）8.59 9.65 9.74

87、9.75 9.82 9.92 10.04 2.5D/3D 銷售額（百萬美元）6607 7950 9151 10470 11820 13145 14766 14.34%出貨量（百萬顆）3078 3591 4052 4541 5033 5560 6128 12.16%每顆單價(顆/美元）2.15 2.21 2.26 2.31 2.35 2.36 2.41 WLCSP 銷售額（百萬美元）2398 2540 2703 2880 2869 2991 3132 4.55%出貨量（百萬顆）31391 32940 34766 36725 36685 36681 38525 3.47%每顆單價(顆/美元）0.0

88、8 0.08 0.08 0.08 0.08 0.08 0.08 FO 銷售額（百萬美元）2137 2401 2758 3114 3348 3656 3975 10.90%出貨量（百萬顆）2810 2843 3091 3273 3278 3334 3338 2.92%每顆單價(顆/美元）0.76 0.84 0.89 0.95 1.02 1.10 1.19 TOTAL 銷售額（百萬美元）32115 36704 40154 43966 47049 52200 57247 10.11%出貨量（百萬顆）60579 64154 68244 72842 76041 80327 87648 6.35%每顆單價

89、(顆/美元）0.53 0.57 0.59 0.60 0.62 0.65 0.65 來源：yole，中泰證券研究所整理 01002003004005006007002021202220232024202520262027SiPFCCSPFCBGA2.5D/3DWLCSPFO 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -25-行業行業深度報告深度報告 和空間，有助于實現設備設計的小巧化；2）通過短距離電連接實現芯片之間的互連，提高了信號傳輸速度；3）提供更好的芯片熱管理能力。WLP 技術為以手機為主的消費類移動設備提供了高密度內部空間的便利，同時提升了數據的傳輸速度及穩定性

90、。面板級封裝（面板級封裝（PLP，Panel-level packaging）與晶圓級封裝類似，更加節約成本。與晶圓級封裝類似，更加節約成本。面板級封裝是一種由晶圓或者帶狀級向更大尺寸轉換的封裝方案。其將晶粒重組在更大的矩形面板上，而不是圓形的晶圓。矩形面板更利于大規模高效率生產，比晶圓級封裝規模經濟更高。缺點是相比于晶圓級封裝，面板級封裝對光刻與對準的要求更高。應用方面，面板級封裝聚焦高功率、大應用方面，面板級封裝聚焦高功率、大電流的功率半導體產品。電流的功率半導體產品。扇出型面板級封裝面積使用率95%，而晶圓級85%，可以放置更多的芯片數，更利于應用于高功率產品。立體封裝（立體封裝（2.5

91、D/3D）立體封裝有立體封裝有 2.5D 封裝與封裝與 3D 封裝兩大類別。封裝兩大類別。1）2.5D 封裝：封裝：芯片直接在中介層上進行布線和打孔。2.5D 封裝常用于集成多個芯片和其他組件，如射頻模塊、存儲器和傳感器等，以實現更高級別的系統集成。2.5D 封裝有 RDL、Si Interposer 及 Embedded 三種形式，其中（i）RDL 技術在晶圓上將多個芯片完成電性連接，不需要硅通孔 TSV 工藝；（ii）Si Interposer 技術的中介層是在硅襯底上通過等離子刻蝕等技術制作的、有 TSV 通孔的硅基板；（iii）Embedded 技圖表圖表35：傳統封轉：傳統封轉VS晶

92、圓級封裝晶圓級封裝 來源：SK Hynix，中泰證券研究所整理 圖表圖表36：面板級封裝可以節約更多成本：面板級封裝可以節約更多成本 來源：Yole，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -26-行業行業深度報告深度報告 術通過硅片進行局部高密度互連，沒有 TSV。目前臺積電 CoWoS、英特爾 EBIM、三星的 I-Cube 及長電科技的 XDFOI 都是 2.5D 封裝。2）3D 封裝封裝：直接在芯片上進行打孔和布線，電氣連接上下層芯片，是垂直堆疊技術，幫助存儲器（SRAM、DRAM、Flash）、GPU、CPU等增加內存芯片的容量、提高傳輸

93、帶寬、降低能量損耗。3D 封裝的物理結構：所有芯片及無源器件置于 XY 平面上方，而芯片垂直堆疊，TSV 從 XY 平面上方穿過芯片，基板的布線和過孔位于 XY 平面下方。3D 封裝多應用于多個相同芯片垂直堆疊，同類芯片集成大多應用于存儲器集成，如DRAM Stack、FLASH Stack等。臺積電的 SoIC、英特爾的 Foveros、三星的 X-Cube、長電科技的eWLB 及華天科技的 3D-eSinC 都是 3D 封裝。在在 3D 連接密度上，連接密度上，2.5D CoWoS、3D SoIC 是此前先進封裝的一是此前先進封裝的一萬倍甚至更高萬倍甚至更高。據 Yole，FC BGA/C

94、SP、FI 封裝，其 3D 連接密度在 1000 單位/mm，而 2.5D CoWoS/FO 的密度接近 107/mm，3D SoIC的密度甚至高達 109/mm。更高密度的 Bump 連接，可實現更強的數據處理能力。在封裝的芯片制程上，在封裝的芯片制程上，2.5D CoWoS 和和 3D SoIC 對應的芯片制程對應的芯片制程在在 28nm 以下，而以下，而 FC BGA/CSP、FI 對應芯片制程在對應芯片制程在 28nm 以上以上。據 Yole，2.5D CoWoS/FO 通常封裝芯片制程介于 28-7nm 區間，3D SoIC 封裝芯片制程未來有望在 3nm 以下，而 FC BGA/C

95、SP、FI 封裝芯片制程在 0.35m。芯片制程對應更細線寬，與前文的更高 3D 連接密度相對應。圖表圖表38：先進封裝技術路線圖：先進封裝技術路線圖 圖表圖表37：立體封裝包含：立體封裝包含2.5D IC和和3D IC 來源：Semiconductor Engineering，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -27-行業行業深度報告深度報告 來源：Yole，中泰證券研究所 圖表圖表40：各種先進封裝技術原理及特點：各種先進封裝技術原理及特點 先進封裝技術分類先進封裝技術分類 原理原理 圖示圖示 特點特點 flip chip 傳統封裝技術：

96、將芯片的有源區面朝上，背對電路基板貼合，之后通過引線與電路基板連接 倒裝技術：將芯片有源區面對著基板，通過芯片上呈陣列排列的 Bump 實現芯片與電路基板的互聯 相較于傳統封裝：1、較高密度的 I/O 2、減小了封裝組件的尺寸和重量 3、散熱性能較好 4、頻率特性更好 圖表圖表39：幾種先進封裝形式的性能對比：幾種先進封裝形式的性能對比 封裝形式封裝形式 RDL Interposer Si Interposer 3D 封裝封裝 集成密度 較高 較高 高 布線密度(m/m)2/2 0.4/0.4 0.4/0.4 Bump 密度/um 45 30 9 設計復雜度 中 較高 高 信號傳輸長度/m 5

97、 5 0.03 成本 中 較高 高 供應商 晶圓廠/封測廠 晶圓廠 晶圓廠 來源：Chiplet 關鍵技術與挑戰，中泰證券研究所整理 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -28-行業行業深度報告深度報告 WLP FIWLP WLP 晶圓級封裝指晶圓上進行整體封裝，封裝完成后再進行切割分片。WLP 有兩種類型：Fan-in（扇入式）和 Fan-Out（扇出式），扇入式布線均在芯片尺寸內 產品輕、小、短、薄化的市場趨勢，寄生電容、電感都比較小，并具有低成本、散熱佳等優點 FOWLP FOWLP，要將 RDL 和 Bump 引出到裸芯片的外圍，因此需先進行裸芯片晶圓的劃

98、片分割，然后將獨立的裸芯片重新配置到晶圓工藝中，通過金屬化布線互連形成最終封裝，布線可在芯片外 增加了 I/O 接口 PLP FOWLP 技術的延伸，在更大面積的方形載板上進行 Fan-Out 制程，因此被稱為 FOPLP 封裝技術，其 Panel 載板可以采用 PCB 載板或玻璃載板 與 FOWLP 工藝相比，FOPLP 技術降低生產與材料等各項成本 2.5D RDL 2.5D 指采用了中介層（interposer）的集成方式，主要分為重布線層（RDL）Interposer 和 Si Interposer RDL：通過 RDL 在晶圓級上將多個芯片完成電性連接，省掉了硅通孔 TSV工藝 更低

99、的熱阻和良好的機械特性 Si Interposer 中介層是在硅襯底上通過等離子刻蝕等技術制作的帶 TSV 通孔的硅基板 相較于 RDL Interposer，Si Interposer 可以提供更高的 I/O 密度及更低的傳輸延遲和功耗，但成本更高 embedded 跟基于硅中介層的 2.5D 封裝類似，是通過硅片進行局部高密度互連，沒有TSV，由英特爾提出并積極應用 EMIB 硅片面積更微小、更靈活、更經濟，具有正常的封裝良率、無需額外工藝和設計簡單 3D 在 2.5D 封裝技術基礎上為了進一步壓縮 Bump 密度，在晶圓上通過硅穿孔TSV 技術來連接 集成密度更高 請務必閱讀正文之后的重

100、要聲明部分請務必閱讀正文之后的重要聲明部分 -29-行業行業深度報告深度報告 來源：先進封裝與異構集成，臺積電官網，中泰證券研究所整理 先進封裝對芯片進行封裝級重構，降低成本先進封裝對芯片進行封裝級重構，降低成本+提高性能。提高性能。與傳統封裝相比，先進封裝對芯片性能進行了拓展。優勢主要表現在以下幾點。1）提高加工、設計效率，降低設計成本：以晶圓級封裝為例，其以圓片形式進行批量生產，利用晶圓制備設備，實現芯片設計與封裝設計一次進行，從而縮短設計與生產周期，降低了成本。2）提高封裝效率，降低產品成本：傳統封裝的封裝效率較低，存在很大改良空間，在芯片制程受限的后摩爾時代，先進封裝可以降低空間占用，

101、提高密度，是提高封裝效率的另一種出路。3）以應用端需求為驅動力，不斷實現功能升級：為了提高集成度與利用效率，先進封裝技術通過以點帶線的電氣互聯方式實現了更高密度的集成，減少了面積上的浪費。此后先進封裝技術從連接距離、反應速度等的需求層面不斷發展，出現了如 Wafer Level Packaging（WLP，晶圓級封裝）、Flip-Chip（倒晶）等技術，進一步縮小了芯片間的連接距離，提高元器件反應速度，這些需求在未來也將不斷推進先進封裝的迭代速度。Chiplet：將單顆：將單顆 SoC“化整為零”為多顆小芯片（“化整為零”為多顆小芯片（Chip），再將多顆），再將多顆 Chips進行封裝。進行

102、封裝。Chiplet 是一種以先進封裝技術為基石的芯片設計理念。核心思想是“先分后合”，將單芯片中的每個功能模塊拆出來，再利用先進封裝技術以搭積木的形式把小芯片集成系統級芯片。其本質是異構集成：能將各不同工藝、不同材料的芯片集成。Chiplet 有三類封裝形式，分別為 MCM（Multi Chip Module，多芯片組件，MCM 將多顆裸芯片連接于同一塊基板，并封裝到同一外殼）、2.5D CoWoS（Chip on Wafer on Substrate，即從上往下的結構為小芯片-interposer（轉接板，硅 wafer 或其他材料）-IC 載板）、InFO（集成扇出封裝，扇出型封裝指 D

103、ie 表面的觸點擴展到 Die 的覆蓋面積之外，集成封裝指對多顆芯片進行集成通常為三維集成）三種類型，其優點是每個小芯片可以選擇合適的工藝，克服制造工藝的限制、提高良率、降低成本。國內廠商積極布局 chiplet,長電科技于 21 年突破 FO-Interposer MCM 的 chiplet 封裝技術，并進入量產。通富微電在多芯片組件、集成扇出封裝、2.5D/3D 等先進封裝技術方面的提前布局，已為 AMD 大規模量產 Chiplet 產品。華天科技已具備 chiplet 封裝技術平臺，并已量產。圖表圖表41：chiplet架構圖架構圖 來源：芯原股份，中泰證券研究所整理 系統級封裝系統級封

104、裝 SiP 也是未來發展的趨勢之一，與先進封裝存在交叉關系。也是未來發展的趨勢之一，與先進封裝存在交叉關系。系統級封裝是將多種包含了各種工藝節點的硅芯片、無源元件與其他器件封裝在一起的封裝方法。SiP 并非某種特定的封裝技術方案，其可以 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -30-行業行業深度報告深度報告 采用先進封裝的技術，也可以采用傳統封裝技術。但隨著需求端對性能要求越來越高，系統級封裝越來越偏好先進封裝技術。目前主流的技術主要有嵌入型、倒裝型和扇出型。與與 SiP 相對應的片上系統（相對應的片上系統（SOC）相）相比，系統級封裝集成難度更低，靈活性更強。比，

105、系統級封裝集成難度更低，靈活性更強。此外，對于后端廠商來說，產品設計難度降低，會使得產品設計周期變短，降低成本。SiP 適合應用于智能手機、可穿戴設備等輕巧產品中。目前全球 SiP 廠商主要集中在中國臺灣、大陸，中國臺灣有日月光、矽品等，中國大陸有環旭電子、長電科技等。2.2 Bump、TSV、RDL 等核心等核心技術技術工藝復雜工藝復雜，帶，帶來產業發展新機遇來產業發展新機遇 先進封裝帶來設備需求量和性能要求的增加。先進封裝帶來設備需求量和性能要求的增加。傳統的封裝工藝流程為：減薄、切割、貼片、鍵合、塑封、激光打印、電鍍、切筋成型。而先進封裝在設備需求上與傳統封裝有區別：1）大量使用前道工藝

106、中的光刻、薄膜、刻蝕等設備。2）對減薄設備、劃片設備、鍵合設備的性能要求更高。例如減薄設備，目前先進封裝工藝需減薄至 50 微米，未來將降至 25微米以下。根據 CIC 灼識咨詢的數據，先進封裝帶動封測設備在半導體設備中占比的增加，將從 2020 年的 16.7%提升至 2025 年的 18.6%。目前全球封裝設備呈現寡頭壟斷格局，ASM Pacific、K&S、Besi、Disco、Towa、Yamada 等公司占據了絕大部分的市場份額。圖表圖表44：傳統封裝工藝流程傳統封裝工藝流程 圖表圖表42：SiP與先進封裝的關注點不同與先進封裝的關注點不同 圖表圖表43：系統級封裝系統級封裝(SiP

107、)與先進封裝（與先進封裝（HDAP）技）技術存在交叉關系術存在交叉關系 來源：Acconsys，中泰證券研究所 來源：先進封裝與異構集成，中泰證券研究所 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -31-行業行業深度報告深度報告 來源：SK hynix 官網，半導體封裝工程師之家，艾森股份公司公告，中泰證券研究所整理 圖表圖表45：傳統封裝傳統封裝所需所需設備設備的的市場規模及競爭格局市場規模及競爭格局 設備設備 國際廠商國際廠商 國內廠商國內廠商 20222022 年全球市場規模年全球市場規模（億美元）（億美元）全球競爭格局全球競爭格局 減薄機 DISCO、東京精密

108、華海清科、光力科技等 8.2 DISCO(66%以上)劃片機 DISCO、東京精密 光力科技、和研科技、大族激光等 17.2 DISCO（70%以上）貼片機 BESI、ASMPT 新益昌、華封科技、凱格精機等 20 ASMPT(30%),BESI(50%)引線鍵合機 Kulicke Soffa、ASM 中電科、奧特維等 16.1 Kulicke&Soffa（60%），ASM Pacific（20%）請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -32-行業行業深度報告深度報告 塑封機 BESI、Towa、ASM 耐科裝備、文一科技、大華科技等/清洗機 Lam Researc

109、h、AMAT 盛美半導體、北方華創等 39.1 DNS(50%),TEL+LAM+SEMES 共 40%電鍍設備 BESI、Technic 盛美上海等 52.2 泛林(78%)切筋/成型 ASM、BESI 耐科裝備、文一科技等/國產設備廠商技術趨于成熟 來源：semi，新思界，未來半導體，耐科裝備公司公告、光力科技公司公告等公開信息，中泰證券研究所整理 注：市場規模即該設備所有應用領域市場規模加總，不僅是傳統封裝領域。引線鍵合機、清洗機設備的市場規模為 21 年市場規模 先進封裝核心技術分別是先進封裝核心技術分別是 Bump/FC、RDL、TSV。先進封裝涉及 TSV技術、RDL 技術、Bum

110、p 等先進工藝。芯片通過 Bump 凸點與載板互聯，芯片在水平方向互連依靠RDL 技術，而在垂直方向互連依賴硅通孔TSV或玻璃通孔 TGV 等技術。這些技術是先進封裝的核心基礎，對設備、工藝均有較高的要求，資本開支較高。圖表圖表46：先進封裝核心技術先進封裝核心技術 來源：先進封裝與異構集成，中泰證券研究所整理 Bump 技術技術：FC 倒裝的基礎倒裝的基礎 Bump 技術具備引腳密度高、低成本的特點，是構成倒裝技術的基礎。技術具備引腳密度高、低成本的特點，是構成倒裝技術的基礎。相較于傳統打線技術（Wire Bond）的“線連接”，Bump 技術“以點代線”，在芯片上制造 Bump，連接芯片與

111、焊盤，此種方法擁有更高的端口密度，縮短了信號傳輸路徑，減少了信號延遲，具備了更優良的熱傳導性及可靠性，也是進行 FC（Flip Chip）倒裝工藝在內的先進封裝工藝的技術基礎。圖表圖表47：Bump金屬凸塊金屬凸塊 來源：先進封裝與異構集成，中泰證券研究所整理 先進封裝中先進封裝中 Bump 凸塊的主要制備方法有電鍍和植球。凸塊的主要制備方法有電鍍和植球。形成 Bump 的方式有電鍍和植球，植球工藝指利用植球機將焊球精確放置于已經印刷助焊劑的晶圓上的工藝，一般適用于直徑在 100m 以上的焊球，100m 以下更多的采用電鍍方式。Bump 分為焊料 Bump 和銅柱 Bump，請務必閱讀正文之后

112、的重要聲明部分請務必閱讀正文之后的重要聲明部分 -33-行業行業深度報告深度報告 焊料 Bump 主要材料是焊料和少量的銀、銅，銅柱 Bump 上部分是焊料，下部分是銅柱。1）銅柱 Bump 相較于焊料 Bump 的優勢：間距窄時，焊料 Bump 的焊料熔化溢出后容易產生橋接，銅柱 Bump 更適合高密度、窄間距，可以實現更多的 I/O 端口。2）電鍍 Bump 制作流程為：首先濺射一層 UBM 層（Under Bump Metallization，凸點下金屬層）到整個晶圓的表面，UBM 層作為種子黏附層，可以在電鍍時讓電流均勻傳導到晶圓表面開口的地方，使各處電鍍速率盡可能一致。在 UBM 層

113、上利用光刻膠形成掩膜，僅在需要電鍍 Bump 的區域開口。通常采用蘑菇頭形的電鍍，即電鍍厚度超過光刻膠厚度，Bump 沿著光刻膠表面橫向長大，形成蘑菇頭形狀。電鍍完畢后去膠，并去除 Bump 外的 UBM層。最后通過回流形成大小均勻、表面光滑的 Bump 陣列。整個流程會涉及到的設備&材料：PVD（靶材）、涂膠顯影機、光刻機（光刻膠）、電鍍設備（金屬、焊料）、去膠設備（剝離液）、刻蝕設備（電子特氣）、回流焊設備等。圖表圖表48：焊料凸點焊料凸點&銅柱凸點結構圖銅柱凸點結構圖 來源：先進封裝中凸點技術的研究進展，中泰證券研究所整理 圖表圖表49：電鍍錫球：電鍍錫球Bump的工藝流程圖的工藝流程圖

114、 來源：semi engineering，中泰證券研究所整理 圖表圖表50：Bumping（銅銅凸塊凸塊）工藝流程及設備工藝流程及設備 流程流程 設備設備 再鈍化：通常用 PECVD 沉積氮化硅 PECVD 真空濺鍍 PVD 涂膠 涂膠顯影機 曝光 光刻機 顯影 涂膠顯影機 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -34-行業行業深度報告深度報告 電鍍：填充金屬材料 電鍍設備 去膠：去除多余光刻膠 涂膠顯影機、清洗機 刻蝕：去除一定厚度的 SiO2 刻蝕機 回流：回流爐加熱，焊料經回流融化與 UBM（凸塊下金屬層）形成良好的浸潤結合 回流爐 來源：半導體材料與工藝公眾

115、號，中泰證券研究所整理 Bump 凸塊凸塊微小化要求鍵合工藝持續發展微小化要求鍵合工藝持續發展。隨著芯片集成度的提高以及工藝技術的發展，Bump 正朝著更先進的趨勢發展：1）Bump 不斷變得更小、更精確，例如轉變為焊錫合金或金屬球的形式，適應更高密度的集成電路。2）Bump 技術正在從傳統的焊接 Bump 過渡到更先進的球形Bump 或金屬填充 Bump，以滿足更高的連接密度。而 Bump 結合熱壓鍵合工藝最小可以做到 10 微米節距，對于細間距的 Micro bump，電鍍Bump 非常小的不均勻性也會影響良率和性能，因此 10 微米間距以下需要依靠混合鍵合（hybrid bonding）

116、，混合鍵合技術去除芯片之間的填充物，使其直接連接到銅電極上?；旌湘I合分為芯片到晶圓（D2W：die-to-wafer）技術和晶圓到晶圓（W2W：Wafer-to-wafer）技術，D2W 良率高但芯片與晶圓的對齊難度大，W2W 良率低（兩片晶圓良率相乘）但技術成熟，更適合應用于成熟制程。圖表圖表51：Bump技術的發展趨勢技術的發展趨勢 來源：高端性能封裝技術的某些特點與挑戰，中泰證券研究所整理 圖表圖表52：鍵合技術的發展歷史鍵合技術的發展歷史 回流焊回流焊-銅柱凸點銅柱凸點 混合鍵合混合鍵合 熱壓鍵合熱壓鍵合 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -35-行業行

117、業深度報告深度報告 來源：besi 官網，中泰證券研究所整理 圖表圖表53：HBM結構中結構中Micro bumpVS混合鍵合混合鍵合 來源：SK hinix，中泰證券研究所整理 圖表圖表54：混合鍵合：混合鍵合之之CoW工藝流程與設備工藝流程與設備 工藝段工藝段 具體工藝具體工藝 簡介簡介 所需設備所需設備 封裝前準備 各類芯片的制備 前道晶圓工藝 前道晶圓設備 CP 測試 封裝前測試 測試機、探針臺 混合鍵合（CoW）ILD Dep ILD（層間介質）層沉積，ILD 用于隔離金屬層 CVD DD Etch 對 ILD 進行刻蝕 刻蝕機 CuBS 銅互連（Cu Barrier Seed，銅互

118、連隔離層與種子層）銅互連 PVD Cu Pad Fill 形成銅電化沉積層 銅電鍍 or 銅 CVD 設備 CMP CMP 拋光介電表面，并在銅中實現幾納米凹陷 CMP Singulation 晶圓切片 劃片機 Cleaning 清洗 清洗機 Integr.HB 混合鍵合 混合鍵合機 Anneal 退火 退火設備 Gap Fill 空隙填充 薄膜沉積設備 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -36-行業行業深度報告深度報告 CMP CMP 拋光 CMP TOV etch 穿孔氧化物刻蝕 刻蝕機 CuBS 銅互連 銅互連 PVD TOV Fill 氧化物刻蝕后填充

119、薄膜沉積設備 CMP CMP 拋光 CMP 封裝后工藝 注塑 注塑 塑封機 打標 激光打標 激光打標機 FT 測試 出廠前測試 測試機、分選機 來源：應用材料官網，中泰證券研究所整理 圖表圖表55：混合鍵合：混合鍵合之之WoW工藝流程與設備工藝流程與設備 工藝段工藝段 具體工藝具體工藝 簡介簡介 所需設備所需設備 封裝前準備 各類芯片的制備 前道晶圓工藝 前道晶圓設備 CP 測試 封裝前測試 測試機、探針臺 混合鍵合（WoW）ILD Dep ILD（層間介質）層沉積，ILD 用于隔離金屬層 CVD DD Etch 對 ILD 進行刻蝕 刻蝕機 CuBS 銅互連（Cu Barrier Seed，

120、銅互連隔離層與種子層）銅互連 PVD Cu Pad Fill 形成銅電化沉積層 銅電鍍 or 銅 CVD 設備 CMP CMP 拋光介電表面，并在銅中實現幾納米凹陷 CMP Pre treat 等離子體激活，生成 Si-O 鍵 混合鍵合機 Hydrox.去離子水沖洗使介質變濕 混合鍵合機 Hyb Bond 混合鍵合 混合鍵合機 Anneal 350下進行 2 小時退火 退火設備 Edge trim 上層硅晶圓進行邊緣處理 CMP Back grind 背面研磨/減薄 減薄機、臨時鍵合機、解鍵合機 封裝后工藝 注塑 注塑 塑封機 打標 激光打標 激光打標機 FT 測試 出廠前測試 測試機、分選機

121、 來源：應用材料官網，中泰證券研究所整理 Bumping 市場需求高增，臺積電積極擴產引領產業發展市場需求高增，臺積電積極擴產引領產業發展。Bumping 工藝廣泛應用于 5G、大數據、AI 等高增領域，故全球 Bumping 市場需求有望高增。早在 2021 年 7 月，臺積電即對其竹南廠擴充新先進封測產能，主要供應 Bumping，竹南新封測廠區規劃總產能會是既有四個封測廠區的 1.3 倍。如上文所述，混合鍵合的 Bump pitch 有望達到 2m 以下，超過了傳統封測廠商的工藝瓶頸，工藝水平向前道晶圓工藝接近，故而以臺積電為代表的晶圓代工廠利用自身工藝精度優勢，積極進行Bumping

122、等先進封裝工藝產能的擴張。RDL 技術技術：芯片水平方向互連的關鍵芯片水平方向互連的關鍵 通常在芯片設計和制造過程中，I/O 端口會分布在芯片的邊沿或四周位置，該方法并不適合倒裝工藝，因此出現了 RDL 技術。RDL（Redistribution Layer）即“重布線層”，用于重新分配芯片的引腳布局和連接。RDL 技術通過在晶片表面沉積金屬層和對應的介質層，形成一層金屬布線，重新布局芯片的 I/O 端口，形成一個占位空間更為寬松的面陣列的排布方式。RDL 可實現不同芯片之間高速數據可實現不同芯片之間高速數據的的傳輸：傳輸：1）可用于芯片級封裝（CSP）和系統級封裝（SiP）中，以提供更高的引

123、腳密度和更復雜的電路互連。2）可用于芯片間的互連，如堆疊芯片（3D 芯 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -37-行業行業深度報告深度報告 片）和芯片級集成電路（IC）。3）在先進封裝技術如 FIWLP、FOWLP中，RDL 通過對 I/O Pad 進行扇入或扇出處理，實現不同類型的晶圓級封裝。例如，在 2.5D IC 集成中，RDL 層將網絡互聯并分布到不同位置，將位于硅基板上方和基板下方的芯片的 Bump 連接起來。在 3D IC 集成中，對于上下層類型不同的芯片，可利用 RDL 重布線層來對齊它們的 IO端口以實現電氣互聯。目前主流的 RDL 線寬在 5m

124、 及以上，未來隨著存儲器需求變高，將推動 3-3m 和 2-3m 及以下的更小 CD（關鍵尺寸）的 RDL 需求。圖表圖表56：RDL結構圖結構圖 圖表圖表57：重布線后芯片連接面視圖：重布線后芯片連接面視圖 來源：先進封裝與異構集成，中泰證券研究所 來源：先進封裝與異構集成，中泰證券研究所 RDL 技術的難度在于設計精準、工藝復雜：技術的難度在于設計精準、工藝復雜：1）對芯片引腳重新布局和連接的設計必須精確，以確保信號傳輸的可靠性和穩定性。2）RDL 制造過程中需要使用高精度的光刻、蝕刻和金屬堆積等工藝，以保證準確的線路形成和可靠的連接。3）RDL 的設計和制造需要與芯片封裝和系統級設計相協

125、調，增加了技術難度。RDL 的制作方式包括電鍍、大馬士革的制作方式包括電鍍、大馬士革等等。電鍍電鍍 RDL：電鍍 RDL 工藝相對簡單，適合制作線寬/間距(Line/Space)在 5m/5m 以上的 RDL 結構。電鍍銅 RDL 缺點是當多層疊加時，交叉的線路層不平整，容易引起線條變形，造成線條之間的電容或電感變多。工藝流程：涂布 PI 層并光刻開口濺射種子層涂光刻膠并曝光形成所需電鍍圖電鍍銅剝離光刻膠并刻蝕種子層（完成 RDL1 的制作）重復以上步驟制作 RDL2。涉及的設備涉及的設備&材料：材料：PVD（靶材）、光刻機（光刻膠）、電鍍設備（電鍍液）、去膠設備（剝離液）、刻蝕設備（電子特氣

126、）、涂膠設備（聚酰亞胺 PI）。大馬士革大馬士革 RDL：當 RDL 的線寬和線距為 2m/2m 甚至低于 1m/1m 時，前道晶圓制造的大馬士革工藝原理的 RDL 工藝是更合適的選擇（大馬士革工藝是一種銅互連的工藝，銅互連用于在 0.18m以下制程中解決鋁互連存在的“器件運行速度受限”、“電遷移”問題，而大馬士革工藝通過先沉積/刻蝕電介質，再沉積銅，成功解決了銅材料無法適用于干法刻蝕的工藝難題）。大馬士革工藝流程：PECVD 形成 SiO2 層涂光刻膠并曝光，在 SiO2 層上開通孔刻蝕 SiO2剝離光刻膠在整個晶圓上濺射 Ti、Cu 并電鍍 Cu對Cu 和 Ti/Cu 進行 CMP（連接

127、TSV 到 RDL 的孔完成）PECVD 形成SiO2層涂上光刻膠并曝光形成所需電鍍圖刻蝕SiO2剝離光刻膠在整個晶圓上濺射 Ti、Cu 并電鍍 Cu對 Cu 和 Ti/Cu 進行 CMP（RDL1 完成）。大馬士革 RDL 工藝相較于電鍍 RDL 工藝，需要額外使用 PECVD（SiO2）與 CMP 設備（拋光研磨液）。大馬大馬 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -38-行業行業深度報告深度報告 士革士革 RDL 技術相較于傳統電鍍技術相較于傳統電鍍 RDL 技術區別：技術區別：傳統電鍍 RDL的銅線在介電層表面，而大馬士革工藝的銅線埋在介電層中。大馬士革技術

128、中通孔直徑=線寬，而傳統電鍍 RDL 技術中通孔直徑大得多，因此大馬士革技術的布線密度高很多。圖表圖表58：RDL截面圖截面圖 來源：Redistribution layers(RDLs)for 2.5D/3D IC integration，中泰證券研究所整理 圖表圖表59：電鍍電鍍RDL工藝流程圖工藝流程圖 來源：Redistribution layers(RDLs)for 2.5D/3D IC integration，中泰證券研究所整理 圖表圖表60：“：“感光高分子聚合物感光高分子聚合物+電鍍銅電鍍銅+蝕刻”蝕刻”RDL工藝工藝流程與設備流程與設備 流程流程 設備設備 涂 PI：感光絕緣

129、材料 涂膠顯影機 曝光：對感光絕緣層曝光顯影 光刻機 顯影 涂膠顯影機 烘烤：200烘烤一小時形成 5 微米厚絕緣層 烘烤設備 PVD：175濺射 Ti 作為阻擋層、Cu 作為導電種子層 PVD 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -39-行業行業深度報告深度報告 涂光刻膠 涂膠顯影機 光刻曝光 光刻機 電鍍：在暴露出的 Ti/Cu 上鍍銅 電鍍設備 去膠：剝離光刻膠 涂膠顯影機、清洗機 刻蝕：刻蝕 Ti/Cu 種子層 刻蝕機 第一層 RDL 制作完成，重復上面步驟 N 次，便可制作出 N 層 RDL 來源：半導體材料與工藝公眾號，中泰證券研究所整理 圖表圖表61

130、：大馬士革大馬士革RDL工藝流程圖工藝流程圖 來源：Redistribution layers(RDLs)for 2.5D/3D IC integration，中泰證券研究所整理 圖表圖表62：“：“PECVD+Cu-大馬士革大馬士革+CMP”RDL工藝流程與設備工藝流程與設備 流程流程 設備設備 PECVD：沉積 SiO2 層 PECVD 涂膠 涂膠顯影機 曝光 光刻機 顯影 涂膠顯影機 RIE 刻蝕：去除暴露的 SiO2 RIE 刻蝕機 去膠 涂膠顯影機、清洗機 再涂膠 涂膠顯影機 曝光 光刻機 顯影 涂膠顯影機 RIE 刻蝕：去除一定厚度的 SiO2 RIE 刻蝕機 PVD：濺鍍 Ti/

131、Cu 種子層 PVD 電鍍：在表面鍍銅 電鍍設備 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -40-行業行業深度報告深度報告 CMP：拋光銅層及 Ti/Cu 種子層 CMP 第一層 RDL 制作完成，重復上面步驟 N 次，便可制作出 N 層 RDL 來源：半導體材料與工藝公眾號，中泰證券研究所整理 TSV 技術技術：目前唯一的垂直電互連技術：目前唯一的垂直電互連技術 TSV，即 Through-Silicon Via，指穿透 Si 晶圓實現各芯片層之間電互連的垂直導電柱。RDL 主要在 XY 軸上進行電互聯，而 TSV 主要針對 Z 軸方向的電互聯，是唯一的垂直電互聯技

132、術。芯片三維堆疊技術需通過TSV 實現多芯片的短距離高速通信。TSV 有 3 個關鍵特征：1）通過在芯片內部形成孔洞來實現電氣互連；2）垂直連接芯片的不同層次，實現多層堆疊結構；3）TSV 中填充導電材料，通過孔內材料導電實現電氣互連。TSV 主要用于硅轉接板、芯片三維堆疊等方面，典型應用有 cowos、HBM。目前用于三維堆疊的 TSV 直徑約為 10m，深寬比約為 101，未來先進 TSV 工藝的直徑有望達到 1m，深寬比達到 201，實現更高密度的互連。圖表圖表63：3D TSV結構結構 圖表圖表64：TSV-Via first 來源：先進封裝與異構集成，中泰證券研究所 來源：先進封裝與

133、異構集成，中泰證券研究所 TSV 技術具有高密度互連和高速率等優勢。技術具有高密度互連和高速率等優勢。作為目前唯一的垂直電互連技術，TSV 具備多個優勢：1）高密度互連）高密度互連：TSV 可以在垂直方向上實現高密度的互連，允許更多的信號和功率線路通過芯片或芯片堆疊結構進行傳輸；2）低功耗和短延遲）低功耗和短延遲：由于信號路徑更短，TSV 可以減少功耗和信號傳輸延遲，提高芯片的性能和能效；3）三維集成）三維集成：TSV 使得芯片的三維集成成為可能，通過將多個芯片堆疊在一起，可以在更小的封裝尺寸內實現更高的功能集成度；4）高帶寬和高速率）高帶寬和高速率：由于 TSV 提供了直接的垂直互連通道，它

134、能夠支持高帶寬和高速率的數據的傳輸，滿足對快速數據處理和通信的需求。5）縮小封裝尺寸：）縮小封裝尺寸：TSV 技術可以實現芯片內部的垂直互連，從而減小整體封裝的尺寸，預計采用 TSV 技術的封裝體可以實現體積減小 35%的同時達到 8 倍以上的帶寬以及 40%以下的耗電量。TSV 制造涉及到深孔刻蝕、氣相沉積、銅填充、制造涉及到深孔刻蝕、氣相沉積、銅填充、CMP、晶圓減薄等工序、晶圓減薄等工序設備，技術難度高。設備，技術難度高。TSV 制造的主要工藝流程依次為：深反應離子刻蝕（DRIE）行成通孔通過化學沉積的方法沉積中間介電層、使用物理氣相沉積的方法沉積制作阻擋層和種子層通過電鍍或者 PVD

135、工藝在盲孔中進行銅填充使用化學和機械拋光（CMP）去除多余的銅并對晶圓進行減薄。從工藝次序角度可分為前通孔、中通孔、后通孔和鍵合后通 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -41-行業行業深度報告深度報告 孔等幾種形式。TSV 技術的工藝難度高：1）通常要求晶圓減薄到 50以下，須控制好晶圓減薄的水平度，避免裂片、飛邊。2）TSV 工藝對通孔的寬度以及深寬比都有嚴格要求，目前首選技術是基于 Bosch 工藝的干法刻蝕，實現了對腔室內等離子體密度的均勻控制，滿足硅高深寬比刻蝕工藝的要求。涉及涉及的設備的設備&材料：材料：光刻機（光刻膠）、深孔刻蝕設備（電子特氣）、PV

136、D（靶材）、CVD、電鍍設備（電鍍液）、拋光機（拋光液）、減薄機（減薄液）等。此外，為了滿足 TSV 工藝，晶圓減薄已成為大勢所趨，但超薄晶圓容易產生翹曲，因此在硅轉接板的完整工藝流程中（報告 3.1 節有流程介紹）還需要用到臨時鍵合與解鍵合工藝：采用臨時鍵合材料將完成一面圖形制造的晶圓預鍵合到載片上，繼續進行背面工藝制作，完成后將晶圓和載板剝離。圖表圖表65：TSV工藝流程圖工藝流程圖 來源：Redistribution layers(RDLs)for 2.5D/3D IC integration，中泰證券研究所整理 圖表圖表66：TSV截面的截面的SEM形貌圖形貌圖 請務必閱讀正文之后的重

137、要聲明部分請務必閱讀正文之后的重要聲明部分 -42-行業行業深度報告深度報告 來源：Redistribution layers(RDLs)for 2.5D/3D IC integration，中泰證券研究所整理 圖表圖表67：TSV工藝流程與設備工藝流程與設備 流程流程 所需設備所需設備 沉積 SiO2 PECVD 或熱氧化爐管設備 涂膠 涂膠顯影機 曝光 光刻機 顯影 涂膠顯影機 刻蝕：刻蝕 SiO2 并向下刻蝕硅形成深孔 深孔刻蝕機 去膠：去除多余光刻膠 清洗機 再次沉積 SiO2 PECVD 或 SACVD 沉積鈦/銅阻擋/種子層 PVD 電鍍：銅填充 深孔金屬化電鍍設備 CMP：去除多

138、余的銅 CMP 減?。壕A減薄 減薄機 來源：電子技術應用 ChinaAET 公眾號，中泰證券研究所整理 TSV 是是 Si interposer 制造的重要工藝。制造的重要工藝。轉接板制造流程為：TSV 成型成型（預設上下導通的 TSV）正面正面 RDL 及及 Bump 制作制作（小間距、高密度的重布線層和 Bump 的制作，用來連接各功能芯片）臨時鍵合臨時鍵合（在轉接板減薄到 100um 甚至更薄的情況下提供支撐，避免碎片，抑制晶圓翹曲）晶圓減薄露孔晶圓減薄露孔（露出已經填充好的 TSV）背面背面 RDL 及及Bump 制作制作（用來連接基板，線寬和線距通常較大）去鍵合，切割去鍵合，切割（

139、完成雙面重布線和觸點工藝后將轉接板從載片上釋放）。其中 TSV 工藝是 Si interposer 制造流程中最重要的工藝。圖表圖表68：硅轉接板制備工藝流程：硅轉接板制備工藝流程 來源：高性能硅轉接板的系統設計及集成制造方法研究，中泰證券研究所 TSV 工藝工藝流程流程 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -43-行業行業深度報告深度報告 圖表圖表69：硅轉接板常規工藝步驟（以單層：硅轉接板常規工藝步驟（以單層RDL轉接板為例）轉接板為例）常規工藝常規工藝 具體工藝步驟具體工藝步驟 打孔 掩膜版 1 涂膠光刻顯影 DRIE 打孔 絕緣層 熱氧化 SiO2 阻擋層

140、、種子層 PVD Ti/Cu TSV 孔填充 Cu 盲孔電鍍 CMP 上層 RDL 布線 掩膜版 2 磁控濺射 Cr/Cu 種子層 甩膠光刻顯影 Cu 電鍍 去膠去種子層 上層 RDL 介質層 掩膜版 3 PI 圖形化并固化 臨時鍵合 1 與支撐基片鍵合 背面減薄 背面研磨，CMP 拋光 硅干法刻蝕 1 背面絕緣路通 掩膜版 3 PECVD SiO2 1 次 CMP 拋光露銅 背面 RDL 掩膜版 4 磁控濺射 Cr/Cu 種子層 甩膠光刻顯影 Cu 電鍍 去膠去種子層 解鍵合 解鍵合 1 來源：高性能硅轉接板的系統設計及集成制造方法研究，中泰證券研究所 如前文所述，如前文所述，單位面積單位面

141、積 I/O 數量增加是數量增加是先進封裝技術的先進封裝技術的升級方向升級方向。從從 FC BGA/CSP、FO/FI 到到 2.5D CoWoS、3D SoIC 封裝，封裝工藝在工藝流封裝，封裝工藝在工藝流程程上上發生變化。發生變化。2.5D CoWoS、3D SoIC 涉及多種芯片互連，較此前先進封裝分別新增涉及多種芯片互連，較此前先進封裝分別新增了了 TSV、混合鍵合工藝、混合鍵合工藝。2.5D CoWoS-S，其最鮮明特點為新增硅中介層，而硅中介層的制作涉及 TSV（實現邏輯芯片和存儲芯片與下方載板的通信）、RDL（中介層與上方芯片Bump的連接），而此前FC BGA/CSP、FI、FO

142、 封裝不涉及硅中介層，故不涉及 TSV 工藝。而 3D SoIC 在 2.5D CoWoS 基礎上更進一步，在裸片與裸片的上下堆疊中，不再采用 TSV的鍵合技術，而是直接引入混合鍵合工藝，實現裸片與裸片的直接電氣互連。圖表圖表70：2.5D CoWoS、3D SoIC與此前先進封裝工藝流程上的差異與此前先進封裝工藝流程上的差異 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -44-行業行業深度報告深度報告 來源：Yole，中泰證券研究所 封測設備精度要求大大提高封測設備精度要求大大提高。1）倒裝固晶機精度要求更高：）倒裝固晶機精度要求更高：如前文圖表21 所述，在 Ball

143、 I/O pitch 環節，2021 年之前的精度在 1200-350m，2021 年之后隨著 CoWoS 等封裝興起，精度來到 300m 環節。故對于2.5D CoWoS、3D SoIC 與 FC BGA/CSP 均需涉及的 FC 工藝，倒裝固晶機要求更高的精度。2）更高精度的）更高精度的 RDL 環節前道晶圓設備環節前道晶圓設備：對于 2.5D CoWoS 與 FO/FI 均需涉及的 RDL 工藝，由于 2.5D CoWoS、FO 對應的芯片制程較 FI 更為先進，故 RDL 相關的涂膠顯影機、光刻機、PVD、半導體電鍍、刻蝕機、薄膜沉積設備等，其設備制程精度要求更高。3）更高精度的更高精

144、度的 Bumping 環節前道晶圓設備環節前道晶圓設備：Bumping 工藝亦是 2.5D CoWoS 與其他先進封裝均涉及的工藝，同樣要求精度更高的 Bumping設備。如前文圖表 21 所述，CoWoS 發展對應的 2021-23 年，Bump pitch 縮小至 50-40m，而 2015 年之前封裝的 Bump pitch 不小于 200-150m。TSV 帶來更多的前道晶圓設備需求，混合鍵合則從無到有新增混合鍵合帶來更多的前道晶圓設備需求，混合鍵合則從無到有新增混合鍵合機需求機需求。TSV 工藝特點為針對硅刻蝕成孔、填銅形成垂直方向的電氣連接，本質上是前道晶圓制造工藝，故涉及的設備為

145、前道晶圓設備，主要有：PECVD、熱氧化爐管、涂膠顯影機、光刻機、刻蝕機、清洗機、PVD、電鍍設備、CMP 等此類設備在 RDL 工藝中亦會涉及，TSV 工藝的引入進一步增加了對前道晶圓工藝設備的需求量。而對于混合鍵合工藝而言，其從無到有引入混合鍵合機，此類設備為純增量需求。我們按以下幾個維度對先進封裝設備進行劃分：我們按以下幾個維度對先進封裝設備進行劃分：價值占比高+成長空間大+國產化率低：主要有跟隨 CoWoS、3D SoIC 封裝興起帶來的新設備CoW 固晶機、混合鍵合機、臨時鍵合機/解鍵合機、CoW 塑封機。此外還有 OS（On Substrate）固晶機，亦有望跟隨 CoWoS 封裝

146、快速成長。先進封裝核心設備：主要有引線鍵合機、半導體點膠機、晶圓級真空回流焊機、劃片機。對廠商潛在業績彈性大：主要為 CMP 設備，CMP 設備在先進封裝領域用量較多、單價高，故價值量占比高。圖表圖表71：CoWoS和和3D SoIC帶來的幾類有成長彈性的先進封裝設備帶來的幾類有成長彈性的先進封裝設備 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -45-行業行業深度報告深度報告 類型類型 設備設備 全球市場空間（億美元）全球市場空間（億美元）主要廠商及份額主要廠商及份額 國產化及主要國產廠商國產化及主要國產廠商 價值占比高+成長空間大+國產化率低 CoW 固晶機（國產化率

147、0%）為新興市場，預計空間快速擴張 ASMP、Besi 占全球壟斷地位 大陸目前無成熟廠商，但相關固晶機廠商未來有望具備突破該設備的可能性 OS 固晶機（國產化率 10%）用于倒裝的固晶機 2018 年空間為 1.5 億，2024 年為 2.9 億，CAGR 為 12%ASMPT（全球份額 30%、中國大陸份額 70%）、Besi（全球份額 50%、中國大陸份額 20%）、Mycronic（中國子公司邁銳斯）、Finetech、Tresky、FiconTec、Kulicke&Soffa、雅馬哈 半導體封裝領域的固晶機，國產化率為 10%，主要廠商有：新益昌、凱格精機、深科達、快克智能、博眾精工

148、、聯得裝備、大族封測（待上市）、華封科技（未上市）、普萊信（未上市）混合鍵合機（國產化率低）CoW：2020 年 0.6 億，2027 年 2.3 億，CAGR69%WoW：2020 年 2.6 億，2027 年 5.1 億，CAGR16%海外：Besi、EVG、ASMPT、SUSS、TEL 為全球領先廠商 大陸：華卓清科、拓荊科技 鑒于大陸封裝工藝現狀，當前大陸對混合鍵合機需求較少，國產廠商拓荊科技（WoW）、華卓精科（待上市，WoW）、艾科瑞思（未上市，CoW）、華封科技（未上市）等已開展前瞻布局 臨時鍵合機/解鍵合機（國產化率低）2020 年 1.1 億，2026 年 1.6 億，CAG

149、R7%TEL、EVG、SUSS、上海微、TAZMO、Tok、ERS、EO Technics、Takatori 大陸市場主要以 EVG、SUSS 為主，國產廠商有臨時鍵合機/解鍵合機布局的有芯源微（臨時鍵合/解鍵合）、上海微（臨時鍵合/解鍵合）、芯?？萍迹ㄅR時鍵合）、大族激光（解鍵合）CoW 塑封機 為新興市場，預計空間快速擴張；2022 年整體塑封機全球空間 9.9 億,2026 年 12.8 億，CAGR6.6%Yamada 為 CoW 塑封機重要廠商，整體塑封機市場，TOWA、Besi、ASM Pacific、Yamada，TOWA 份額超 50%文一科技、耐科裝備，具備朝高端塑封機進軍的

150、實力 先進封裝核心設備 引線鍵合機（國產化率3%）2021 年 16.9 億，2023 年 18.7 億，CAGR為 5%Kulicke&Soffa、ASM Pacific Technology 兩家市占率超過 80%，其中 Kulicke&Soffa 市占率超過 60%2021 年國產化率 3%，主要國產廠商奧特維、德沃自動化（未上市）、凌波微步（未上市）半導體點膠機（國產化率低）2022 年 4.8 億，2029 年 7.9 億，CAGR7.4%Nordson（美國諾信）、MUSHASHI（日本武藏）、NSW Automation、H&S Manufacturing、Graco 國內高端市

151、場仍由美國諾信、日本武藏為主，國內主要廠商有卓兆點膠、安達智能、凱格精 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -46-行業行業深度報告深度報告 機、大族激光、堃泰智能（未上市）等 晶圓級真空回流焊爐（國產化率低）2022 年 3.7 億，2029 年 4.7 億，CAGR3.5%Rehm Thermal Systems、Kurtz Ersa、HIRATA、Heller Industries、BTU International、INVACU，CR5 為 45%勁拓股份、中科同志（未上市）、嘉昊先進（未上市）、捷豹自動化（未上市）劃片機（國產化率 10%）2023 年

152、19 億，2025 年 25 億，CAGR 為5%2022 年日本 DISCO 全球份額超 65%、東京精密為25%，光力科技為全球第三大廠商 2022 年劃片機國產化率率為 10%，國產主要廠商有光力科技、大族激光、邁為股份、博杰股份（控股子公司博捷芯）、和研科技（未上市）、京創先進（未上市）、達仕科技（未上市）、中電科（未上市）、騰盛精密（未上市）艾凱瑞斯（未上市）對廠商潛在業績彈性大 CMP 封裝領域 CMP 設備 2022 年 1.7 億 美國應用材料、日本荏原為行業主要公司 華海清科為國產 CMP 龍頭 來源：應用材料官網，besi 官網等，中泰證券研究所整理 除上述提到的除上述提到

153、的設設備外，備外，先進封裝先進封裝還需要用到如載板、塑封料、還需要用到如載板、塑封料、TIM 膠等膠等多種材料。多種材料。以 FCBGA 為例，載板占先進封裝成本比重近 50%，封裝材料占 15%，其他為 Bumping 與封裝成本。據 Yole，以先進封裝中代表性的 FCBGA 技術為例，IC 基板占 FCBGA 芯片整體封裝成本的 50%、封裝材料（化學藥品、底填膠等）占 15%、封裝工藝占 25%、Bumping工藝占 10%。圖表圖表72：先進封裝的封裝成本構成先進封裝的封裝成本構成以以FCBGA為例為例 來源：Yole，中泰證券研究所整理 IC 載板載板 IC 封裝載板（IC Pac

154、kage Substrate，簡稱 IC 載板，也稱為封裝基板）是連接并傳遞裸芯片（DIE）與印刷電路板(PCB)之間信號的載體，是封裝測試環節中的關鍵，它是在 PCB 板的相關技術基礎上發展而來的，用于建立 IC 與 PCB 之間的訊號連接，起著“承上啟下”的作用。50%15%25%10%基板封裝材料封裝工藝Bumping工藝 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -47-行業行業深度報告深度報告 圖表圖表73：IC載板結構圖載板結構圖 來源：深南電路招股書，中泰證券研究所整理 IC 載板按照基材可分為載板按照基材可分為 BT 載板、載板、ABF 載板和載板和 M

155、IS 載板：載板：BT 基板基板是由三菱瓦斯研發的一種樹脂材料，是高密度互連（HDI）、積層多層板（BUM）和封裝用基板的重要材料之一，良好的耐熱及電氣性能使其替代了傳統陶瓷基板，它不易熱脹冷縮、尺寸穩定，材質硬、線路粗，主要用于手機 MEMS、存儲、射頻、LED 芯片等。ABF 基板基板是由日本味之素研發的一種增層薄膜材料，硬度更高、厚度薄、絕緣性好，適用于細線路、高層數、多引腳、高信息傳輸的 IC 封裝，應用于高性能 CPU、GPU、chipsets 等領域。ABF 樹脂是極高絕緣性的樹脂類合成材料，主要由日本味之素廠商生產，是國內載板生產卡脖子的關鍵原材料。MIS 基板基板封裝技術是目前

156、模擬、功率 IC、數字貨幣市場發展迅速的一種新型技術，與傳統的基板不同,其包含一層或多層預包封結構,每一層都通過電鍍銅來進行互連，提供封裝過程中的電性連接，線路更細、電性能更優、體積更小，多應用于功率、模擬 IC 及數字貨幣領域。伴隨著先進封裝工藝的精細化，伴隨著先進封裝工藝的精細化，IC 載板朝著層厚更薄、線間距更小的方載板朝著層厚更薄、線間距更小的方向發展向發展。最早 IC 載板的誕生，用于替代部分的 PCB 板實現芯片間的電氣連接，初期 IC 載板厚度在 100m 區間、線間距在 100/100m/m，后續先進封裝朝 2.5D/3D 發展，對應的 IC 載板厚度減薄到 1m 級別、線間距

157、縮小到1/1m/m 級別，未來有望超 0.1m 厚度、0.25/0.25m/m 級別發展。圖表圖表74：載板按照基材分類情況載板按照基材分類情況 BT 載板 ABF 載板 MIS 載板 基材材料 BT 樹脂 ABF 材料 包含一層或多層預包封材料 主要供應商 日本三菱瓦斯化學、日立化成、日礦金屬 日本味之素公司研發 住友培科、漢高 優勢 高 Tg（255330）、耐熱性（160230）、抗濕性、地介電常數（Dk）和低散失因素（Df）,可靠性更高 導電性好、線寬線距小、引腳多。減少載板總體的厚度和降低鐳射鉆孔的難度 布線更細、散熱性能好，外形更??；環氧樹脂（EMC）代替 BT 樹脂，無需鐳射鉆孔

158、，成本降低 劣勢 布線復雜、鉆孔難度高、I/O 數稍遜 材料易受熱脹冷縮影響，可靠性較低 I/O 和密度方面稍遜，封裝過程易出現翹曲及均勻性問題 適用下游領域 MEMS 芯片、存儲芯片、射頻芯片、LED 芯片 CPU、GPU、FPGA、ASIC 等運算芯片 FC 封裝 數字貨幣芯片、功率 IC、模擬芯片 來源：互聯網，中泰證券研究所整理 圖表圖表75：IC載板朝更薄、線間距更小方向發展載板朝更薄、線間距更小方向發展 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -48-行業行業深度報告深度報告 全球全球 ABF 載板市場銷售額持續增長，市場規模不斷擴大載板市場銷售額持續增長

159、，市場規模不斷擴大。據QYResearch 數據顯示及預測，2028 年全球 ABF 載板市場銷售額預計達到 65.29 億美元，2022-2028 年全球 ABF 載板市場規模復合增長率為5.56%。底部填充膠底部填充膠 底部填充膠底部填充膠是是 FC 倒裝的主要材料之一。倒裝的主要材料之一。底部填充膠是用于 FC 倒裝、填充進芯片與封裝載板/其他芯片之間縫隙的高分子（樹脂）基復合材料，其可以提高封裝穩定性、其基本原理是填充在芯片底部并經加熱固化后形成牢固的粘接層和填充層，降低上下層之間因熱膨脹系數差異所造成的熱應力失配，從而提高器件強度，亦可增強芯片的抗跌落性能。圖表圖表77：底部填充示意

160、圖（藍色部分）：底部填充示意圖（藍色部分）來源：yole，中泰證券研究所整理 圖表圖表76：2017-2028E年全球年全球ABF基板市場銷售額及增長率基板市場銷售額及增長率 來源：QYResearch，中泰證券研究所整理 0%5%10%15%20%25%30%35%40%010002000300040005000600070002017 2018 2019 2020 2021 2022 2023 2024 2025 2026 2027 2028銷售額（單位：百萬美元）yoy 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -49-行業行業深度報告深度報告 來源：polyme

161、r，中泰證券研究所整理 2022 年全球底部填充膠市場空間在年全球底部填充膠市場空間在 6.1 億美元，億美元，2022-28 年年 CAGR 達達8.6%。據新思界產業研究中心，2022 年全球底部填充膠市場空間在 6.1億美元，另據 QYR，2028 年這一市場有望成長至 10 億美元，則可測算2022-28 年 CAGR 為 8.6%。圖表圖表78：2022-2028年底部填充膠市場空間（單位：億美元）年底部填充膠市場空間（單位：億美元）來源：新思界產業研究中心，QYR，中泰證券研究所整理 熱界面材料（熱界面材料（TIM）熱管理是提升先進封裝芯片性能和壽命的重要方式，熱界面材料（熱管理是

162、提升先進封裝芯片性能和壽命的重要方式，熱界面材料（TIM）是熱管理的關鍵環節。是熱管理的關鍵環節。隨著芯片朝微型化、高集成化、高密度方向發展，熱失效成為影響封裝芯片性能的壽命的主要原因，而熱管理可以有效解決這一問題。芯片級熱管理主要有兩種實現途徑。一種是從材料選擇方面出發，選擇熱界面材料（Thermal Interface Material,TIM）。在先進封裝中，TIM 是用于芯片與封裝外殼之間的熱界面材料；一種是在冷卻通道方面選擇微通道技術，目前后者技術主要用于大型計算機設備。故熱界面材料是芯片及熱管理的關鍵步驟之一。TIM 是是 CoWoS 先進封裝的先進封裝的關鍵材料之一，關鍵材料之一

163、，第五代 CoWoS-S 使用的 Metal TIM 提升了產品的散熱能力，與第一代的熱界面材料 Gel TIM 相比熱阻降低為原來的 0.15 倍。圖表圖表79：CoWoS使用的熱界面材料熱阻逐漸降低使用的熱界面材料熱阻逐漸降低 來源：臺積電官網，中泰證券研究所整理 6.110.0 02468101220222028E 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -50-行業行業深度報告深度報告 TIM 具有提高產品散熱性能、填補高度偏差、粘合基材等作用。具有提高產品散熱性能、填補高度偏差、粘合基材等作用。1）提高）提高散熱性能：散熱性能：因為傳統微電子表面和散熱器表面

164、存在極細微的空隙，二者實際接觸面積僅為 10%，而空氣導熱性較差，導致熱量無法即使被散熱器傳導。使用具有高導熱性材料填充發熱電子與散熱器間的空隙可以更好提高散熱效率、大幅降低接觸熱阻、充分發揮散熱器作用。2)填補高填補高度偏差：度偏差：芯片封裝結構各層結構高度會產生一定偏差，尤其是焊球經過回流焊后會產生塌陷，在微組裝后會產生較大的高度積累偏差。而具有一定柔韌性的熱界面材料是填補結構各種高度偏差的理想材料。3）粘合）粘合劑：劑：部分熱界面材料因為本身具有較為優秀的粘性，還會被當作粘合劑來粘合兩個基材。目前歐美在中高端 TIM 市場占據壟斷地位，歐美熱界面材料生產商起步早，核心技術強。而國內廠商在

165、原材料生產（如有機硅、氧化鋁等材料）純度不夠、材料復合技術仍需加強，產品性能指標與研發積累方面都弱于歐美，產品性能難以滿足高端封裝。目前應用在高端芯片技術領域的熱界面材料基本依賴進口。全球全球 TIM2022 年市場規模為年市場規模為 14.7 億美元，億美元，2022-29 年年 CAGR 為為 7.4%。伴隨著先進封裝等下游領域的發展，全球TIM市場亦有望迎來較快增長。據恒州誠思，2022 年全球 TIM 市場規模 14.7 億元，至 2029 年有望達24.3 億美元，2022-29 年 CAGR 為 7.4%。圖表圖表80：2022-29年全球年全球TIM市場空間（單位：億美元）市場空

166、間（單位：億美元）來源：恒州誠思，中泰證券研究所整理 環氧塑封料環氧塑封料 環氧塑封料（環氧塑封料（Epoxy Molding Compound，簡稱，簡稱 EMC）是用于半導體）是用于半導體封裝的一種熱固性化學材料封裝的一種熱固性化學材料。EMC 是由環氧樹脂為基體樹脂，以高性能酚醛樹脂為固化劑，加入硅微粉等填料，以及添加多種助劑加工而成，主要功能為保護半導體芯片不受外界環境（水汽、溫度、污染等）的影響，并實現導熱、絕緣、耐濕、耐壓、支撐等復合功能。圖表圖表81：EMCEMC 在在不同不同封裝封裝類型類型中的位置中的位置 14.724.305101520253020222029E 請務必閱讀

167、正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -51-行業行業深度報告深度報告 來源：Experimental and Numerical Investigation of Delamination Between Epoxy Molding Compound(EMC)and Metal in Encapsulated Microelectronic Packages，中泰證券研究所整理 環氧塑封材料占包封材料市場環氧塑封材料占包封材料市場 90%以上，占據主流地位以上，占據主流地位。目前包封材料除了環氧塑封料以外，還有陶瓷類、金屬類等。其中環氧塑封料性價比高、操作便利，主要應用于消

168、費電子、汽車電子、工業應用等領域，但可靠性有待提升，因此，在軍工、航天等領域以陶瓷類、金屬類封裝材料為主。根據中國科學院上海微系統與信息技術研究所 SIMIT 戰略研究室公布的 我國集成電路材料專題系列報告，90%以上的集成電路均采用環氧塑封料作為包封材料，且市場發展最快，未來仍將為半導體封裝材料的主流。因此，環氧塑封料已成為半導體產業發展的關鍵支撐產業。下游客戶積極擴產，驅動塑封料市場快速發展下游客戶積極擴產，驅動塑封料市場快速發展。受政策支持力度加大、產業轉移、技術持續取得突破等因素的影響，大陸半導體產業迎來了重要的發展機遇期。其中，封裝測試行業作為大陸半導體產業鏈中最具國際競爭力的環節，

169、行業景氣度持續提升帶來了強勁的市場需求，業內主流封裝于近期紛紛宣布擴產計劃，也為環氧塑封料等封裝材料的市場增長注入了新的動能。根據中國半導體支撐業發展狀況報告，2021 年中國大陸包封材料市場規模為 73.60 億元，同比增速達到 16.83%。據測算，2020 年大陸應用于傳統制程、先進制程的塑封材料規模分別為53.11（占比 93.7%）、3.59 億元（占比 6.3%）。從競爭格局來看，高端環氧塑封料基本被國外廠商壟斷，具有較大的國產替代空間。圖表圖表82：下游客戶積極擴產，封裝材料需求量穩定提升下游客戶積極擴產，封裝材料需求量穩定提升 公司公司 時間時間 投資金額投資金額 主要投資內容

170、主要投資內容 長電科技 2020/8 8.3 億元 1、年產 36 億顆高密度集成電路及系統級封裝模塊項目；2、年產 100 億塊通信用高密度混合集成電路及模塊封裝項目。2021/4 5 億美元 通過子公司長電國際（香港）貿易投資有限公司出資 5 億美元在江陰設立生產型全資子公司 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -52-行業行業深度報告深度報告 2022/1 60 億元 用于產能擴充、研發投入和基礎設施建設 華天科技 2021/5 51 億元 1、集成電路多芯片封裝擴大規模項目；2、高密度系統級集成電路封裝測試擴大規模項目；3、TSV 及 FC 集成電路封測產

171、業化項目；4、存儲及射頻類集成電路封測產業化項目以及補充流動資金。通富微電 2020/2 40 億元 1、集成電路封裝測試二期工程；2、車載品智能封裝測試中心建設；3、高性能中央處理器等集成電路封裝測試項目和補充流動資金及償還銀行貸款。2021/9 55 億元 1、存儲器芯片封裝測試生產線建設項目；2、高性能計算產品封裝測試產業化項目；3、5G 等新一代通信用產品封裝測試項目；4、圓片級封裝類產品擴產項目；5、功率器件封裝測試擴產項目；6、補充流動資金及償還銀行貸款。揚杰科技 2020/9 14.90 億元 智能終端用超薄微功率半導體芯片封測項目 氣派科技 2021/7 4.37 億元 高密度

172、大矩陣小型化先進集成電路封裝測試擴產項目 晶導微 2021/11 5.26 億元“集成電路系統級封裝及測試產業化建設項目”二期項目 富滿微 2021/7 9 億元 1、5G 射頻芯片；2、LED 芯片及電源管理芯片生產建設項目；3、研發中心項目與補充流動資金。銀河微電 2021/11 5 億元 公司車規級半導體器件產業化項目 來源：華海誠科招股說明書，中泰證券研究所整理 圖表圖表83：國內外環氧塑封料在我國市場上的競爭對比情況國內外環氧塑封料在我國市場上的競爭對比情況 環氧塑封料產品應用類型環氧塑封料產品應用類型 封裝技術類型封裝技術類型 國外廠商產品國外廠商產品 國內廠商產品國內廠商產品 D

173、O/DIP/SMX 橋塊 傳統封裝 基本退出 主導地位 TO 先進封裝 基本相當 基本相當 SOT/SOP/SOD 傳統封裝 主導地位 部分替代 QFN、BGA 先進封裝 壟斷地位 少量銷售 MUF/FOWLP 先進封裝 壟斷地位 布局階段 來源：華海誠科招股說明書，中泰證券研究所整理 三、三、CoWoS 技術技術：臺積電：臺積電 2.5D 封裝利器，乘封裝利器，乘 AI 東風而起東風而起 3.1 CoWoS 技術技術優勢凸出：實現多芯片封裝、高密度互連優勢凸出：實現多芯片封裝、高密度互連 CoWoS 通過通過 Interposer 中介層中介層進行互聯，實現多芯片封裝、高密度互進行互聯，實現

174、多芯片封裝、高密度互連和功耗優化。連和功耗優化。2011 年，臺積電認為摩爾定律開始面臨困境，因此決定在先進封裝領域尋求突破。2012 年，臺積電與賽靈思合作推出 Virtex-7 HT系列FPGA，采用的工藝是CoWoS（Chip-on-Wafer-on-Substrate）。CoWoS 是一種 2.5D 封裝技術，先將芯片（如處理器、存儲器等）通過Chip on Wafer（CoW）的工藝與硅轉接板連接，然后將 CoW 芯片與基板（Substrate）連接，形成 CoWoS 結構，引入中介層是因為基板的最小線寬較大，用硅轉接板在中間做過渡，可以縮小線寬，進行高密度 I/O的互連。CoWoS

175、 技術采用了 TSV、Bump 和 RDL 技術，該封裝方法使得多顆芯片可被集成在一起，制造出體積小、功耗低、高密度互連的封裝。圖表圖表84：CoWoS結構示意圖結構示意圖 圖表圖表85：轉接板的典型結構轉接板的典型結構 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -53-行業行業深度報告深度報告 來源：芯爵 ChipLord，中泰證券研究所 來源：高性能硅轉接板的系統設計及集成制造方法研究，中泰證券研究所 CoWoS 封裝技術主要分為封裝技術主要分為 CoWoS-S、CoWoS-R、CoWoS-L。1）CoWoS-S（Silicon）：）：最早被廣泛采用的一種 CoWo

176、S 技術。它采用硅中介層實現芯片之間的重分布層（RDL）連接，是目前最為成熟的 CoWoS 技術。2）CoWoS-R（RDL）：使用高密度 I/O 的 RDL 層作為轉接板，靈活性高，相較于 CoWoS-S 技術，成本更低。3）CoWoS-L（Local）：是 CoWoS 技術的擴展版，成本和性能上處于 CoWoS-R 和 CoWoS-S 之間，針對需要更大規模集成的應用場景。在硅中介層（-S）和有機中介層（-R）之間，增加了硅橋連接相鄰芯片邊緣的（超短距離）互連。這些硅片嵌入在有機基板中，既提供了高密度的超短距離連接（具有緊湊的線間距），又具備有機基板上（粗線和層板）的互連和電力分配特性。圖

177、表圖表86：cowos分為三種類型分為三種類型 類型類型 特點特點 圖示圖示 COWOS-S 通常所說的 COWOS 指的就是 COWOS-S，S 指Silicon，Interposer 是硅片 CoWoS 類型中成本最高，最成熟的技術，相較于類型中成本最高，最成熟的技術，相較于RDL interposer，Silicon interposer 由于有由于有 TSV，具備具備更高的布線密度更高的布線密度 COWOS-R R 指 RDL，interposer 是 RDL 層，RDL 中介層由聚合物和銅走線組成，在機械上相對靈活 成本降低，靈活性高成本降低，靈活性高 硅轉接板硅轉接板縮小了縮小了p

178、itch 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -54-行業行業深度報告深度報告 COWOS-L L 指 LSI（Local Silicon Interconnect），使用局部的硅橋進行芯片之間的電氣互聯，硅橋以外的位置使用 RDL層或 substrate 進行代替 成本和性能上處于成本和性能上處于 CoWoSCoWoS-R R 和和 CoWoSCoWoS-S S 之間之間 來源：臺積電官網，中泰證券研究所 圖表圖表87：CoWoS工藝工藝流程圖流程圖 來源：芯天下，中泰證券研究所 CoWoS 技術核心難點：技術核心難點：Si Interposer需要需要使用晶圓

179、前道制程使用晶圓前道制程的設的設備，技術成本高。備，技術成本高。1）Si Interposer 實現高密度互聯：實現高密度互聯：轉接板主要包括基底和 RDL，其上層 RDL 通過 Bump 與元器件相連，下層 RDL 通過普通 Bump 與基板相連。轉接板作為元器件和基板之間的橋梁，通過 RDL 層實現對高密度I/O 的再分布，降低對小節距 Bump 的要求，通過 TSV 可以將高密度 I/O在轉接板背面進行再分布，縮短芯片與電路板的互連長度，減小功耗和延遲。在 Si 轉接板上，TSV 孔徑為 10m，深寬比達 20 以上，RDL 線寬可達 1m 以下。此外硅轉接板還具有提高集成度、異質集成等

180、優點。請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -55-行業行業深度報告深度報告 2）Si Interposer 的制造存在著許多制約因素和難點：的制造存在著許多制約因素和難點：成本高。成本高。目前只在少數高端產品中實現量產。如前文所述，Si Interposer 的制作流程包括了 TSV 電鍍、多余銅去除、減薄、臨時鍵合/解鍵合等一系列工藝，流程復雜，周期長。這些工藝需要使用晶圓代工廠的設備，技術成本高，因此晶圓代工廠具有天然優勢，而 OSAT 廠還未廣泛使用。工藝技術工藝技術難難。由于需要做到高密度互聯，TSV 通孔孔徑小，深寬比通常達到 10:1，通孔的全填充電鍍

181、技術難度大，工藝不夠成熟。此外，為了集成更多芯片，interposer 的面積越來越大，而光刻掩膜版的曝光尺寸極限約 858mm，因此，需要光罩拼接技術突破掩膜版限制，增大Interposer 面積。臺積電 CoWoS-S 使用了晶圓代工廠的光刻技術和大馬士革工藝制作亞微米級金屬層，RDL 的 L/S（線寬/線間距）達 0.4m/0.4m。3.2 CoWoS 技術技術 10 年年 5 次迭代，受益次迭代，受益 AI 迎來新機遇迎來新機遇 CoWoS 發展歷程：從技術角度來看，發展歷程：從技術角度來看，CoWoS 在面積、晶體管數量與內在面積、晶體管數量與內存提升上不斷改進。存提升上不斷改進。通

182、過光罩拼接技術持續擴大中介層面積，通過光罩拼接技術持續擴大中介層面積，集成更多集成更多晶體管：晶體管：CoWoS使用的是硅制造技術，遵守光罩限制的原則，2011 年臺積電開發出的第一代 CoWoS-S 硅中介層最大面積為 775mm，已經接近掩膜版的曝光尺寸極限（858mm），對此，臺積電研發出光罩拼接技術突破了該瓶頸，光罩拼接即兩個光罩組合，產生重合部分的 RDL 互聯需做到一致。突破光罩限制后，2014 年臺積電第二代 CoWoS-S產品的硅中介層面積達到 1150mm，第三代/第四代/第五代/第六代硅中介層面積分別為 1245mm、1660mm、2500mm、3320mm，對應的集成芯片

183、數量分別為 1 個 soc+4 個 HBM（內存 16GB）、1個soc+6個HBM（內存48GB）、2個soc+8個HBM（內存128GB）、2 個 soc+12 個 HBM。硅轉接板面積不斷增加，便于集成更多元器件，從第三代開始，CoWoS 由同質集成轉變為異質集成。第五代芯片不僅對邏輯與內存進行了改進，還針對硅中介層的 RDL、TSV 進行改進，在硅中介層加入了 eDTC（嵌入式深溝槽電容器）以進一步穩定電源系統。在應用上，賽靈思高端 FPGA“XCVU440”采用了第二代 CoWoS，英偉達 GP100 采用了第三代 CoWoS，英偉達A100、H100 采用第四代 CoWoS。圖表圖

184、表88：臺積電光罩拼接技術可靠性測試：臺積電光罩拼接技術可靠性測試 來源：Wafer-Level Integration of an Advanced Logic-Memory System Through the Second-Generation CoWoS Technology，中泰證券研究所 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -56-行業行業深度報告深度報告 圖表圖表89：臺積電臺積電CoWoS封裝技術路線圖封裝技術路線圖 來源：Chip Scale Review，中泰證券研究所 圖表圖表90：CoWoS時間線梳理時間線梳理 來源：亞太芯谷研究院，中泰證

185、券研究所 CoWoS 發展歷程：從應用層面來看，已應用于發展歷程：從應用層面來看，已應用于 HPC、AI 領域多款高性領域多款高性能芯片中。能芯片中。CoWoS 技術得到英偉達、技術得到英偉達、AMD 等科技巨頭使用。等科技巨頭使用。第一代 CoWoS封裝技術被賽靈思高端 FPGA 采用，FPGA“7V2000T”配備四個FPGA 邏輯芯片;第二代 CoWoS 于 2015 年被賽靈思高端FPGA“XCVU440”采用，配備了三個 FPGA 邏輯芯片；第三代CoWoS 則在 2016 年被英偉達高端 GPU“GP100”采用，配備了 4個 16GB 的 HBM2 模塊和大容量的 DRAM 和

186、GPU 高速連接。第 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -57-行業行業深度報告深度報告 四代 CoWoS 在 2020 年被英偉達 A100 GPU 系列產品使用，將 1顆英偉達 A100 GPU 芯片和 6 個三星的 HBM2 集成在一個約1700mm2 的無源轉接板上。目前英偉達 P100、V100 和 A100 等數據中心 GPU 使用的都是 CoWoS-S 技術。此外，Broadcom、Google TPU、Amazon Trainium、NEC Aurora、Fujitsu A64FX、AMD Vega、Intel Spring Crest 和 Ha

187、bana Labs Gaudi 均使用了CoWoS 技術。臺積電表示，2020 年 TOP 500 超算中有超過一半的算力來自基于 CoWoS-S 封裝技術的芯片。CoWoS 的一大重要應用場景就是 HPC、AI 領域中需要大規模堆砌算力、存儲資源的芯片。圖表圖表91：FPGA封裝結構圖封裝結構圖 圖表圖表92：FPGA封裝切面封裝切面 來源：先進封裝技術的發展與機遇，中泰證券研究所 來源：先進封裝技術的發展與機遇，中泰證券研究所 圖表圖表93：A100 GPU和和HBM陣列陣列 圖表圖表94：cowos封裝切面圖封裝切面圖 來源：先進封裝技術的發展與機遇，中泰證券研究所 來源：先進封裝技術的

188、發展與機遇，中泰證券研究所 主流主流 2.5D封裝技術：臺積電封裝技術：臺積電 CoWoS、英特爾的、英特爾的 EMIB及三星的及三星的 I-Cube，CoWoS 是唯一大批量使用的技術。是唯一大批量使用的技術。目前市場上的 2.5D 封裝主要有臺積電的 CoWoS、英特爾的 EMIB 及三星的 I-Cube：1）英特爾）英特爾 EMIB：英特爾推出的 EMIB 封裝技術與臺積電 CoWoS 的區別在于沒有 TSV，EMIB 是指在有機基板中埋入超薄的高密度硅橋，實現芯片間兩兩互連。與硅中介層（interposer）相比，EMIB 硅片具有面積更小、更靈活、更經濟的優點，但是裸晶多且對互連要求

189、高的產品不適合用 EMIB。目前EMIB 主要應用于自家產品上。2）三星）三星 I-Cube：三星也有類似于 CoWoS-S 的 I-Cube 技術，目前有硅轉接板、硅嵌入結構兩種方案，產量較小。目前第四代 I-Cude 已量產，可以封裝邏輯芯片和 4 個 HBM。I-Cude 技術應用較少，目前主要采用這種封裝技術的是百度 AI 昆侖芯片。雖然市場上有英特爾的 EMIB 及三星的 I-Cube 2.5D 封裝技術，但 CoWoS 是 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -58-行業行業深度報告深度報告 唯一一種大批量使用的技術，絕大部分領先的數據中心 GPU 都

190、由臺積電在 CoWoS 上封裝。圖表圖表95：英特爾：英特爾EMIB 圖表圖表96：三星：三星I-Cube4 來源：英特爾官網，中泰證券研究所 來源：三星官網，中泰證券研究所 四四、相關標的相關標的 封測封測公司公司：通富微電、長電科技、甬矽電子、華天科技、晶方科技。設備公司設備公司按以下幾個維度對先進封裝設備進行劃分：1）價值占比高）價值占比高+成長空間大成長空間大+國產化率低：國產化率低：主要為各類固晶機。國產固晶機廠商新益昌、華封科技積極布局先進封裝固晶機，未來有望超高端的CoW 固晶機進軍。此外，凱格精機、深科達、快克智能等廠商均有固晶機布局。2）先進封裝核心設備：）先進封裝核心設備：

191、主要有引線鍵合機（奧特維）、半導體點膠機（卓兆點膠、安達智能、凱格精機、大族激光等）、晶圓級真空回流焊機（勁拓股份、中科同志（未上市）、劃片機（光力科技、大族激光、邁為股份、博杰股份（控股子公司博捷芯）。3）對廠商潛在業績彈性大：）對廠商潛在業績彈性大：主要為 CMP 設備，CMP 設備在先進封裝領域用量較多、單價高，故價值量占比。CMP 主要國產廠商為華海清科、奧特維。圖表圖表97：先進封裝設備與材料國產供應商一覽：先進封裝設備與材料國產供應商一覽 具體品類具體品類 傳統封裝傳統封裝 先進封裝先進封裝 國產化率國產化率 國內廠商國內廠商 減薄機 較高 華海清科、光力科技 劃片機 較高 光力科

192、技、和研科技、大族激光 固晶機 先進封裝固晶機國產化率低 華封科技（未上市）、普萊信、新益昌 引線鍵合機 較高 中電科、奧特維 清洗機 較高 盛美半導體、北方華創、至純科技、芯源微 塑封機 較高 文一科技、耐科裝備 退火設備 較高 屹唐半導體、北方華創 切筋/成型設備 較高 文一科技（三佳山田）光刻機 較高 上海微、芯碁微裝 刻蝕機 較高 中微公司、北方華創、屹唐半導體 薄膜沉積設備 較高 拓荊科技、北方華創、中微公司、盛美上海、微導納米 請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -59-行業行業深度報告深度報告 電鍍設備 較高 盛美上海 CMP 較高 華海清科、晶亦精

193、微 熱壓鍵合機 低 華卓精科（未上市）、華封科技（未上市）、唐人（未上市）點膠機 較高 大族激光、卓兆點膠、安達智能、凱格精機、堃泰智能（未上市）混合鍵合機 低 拓荊科技、華卓清科、艾科瑞思 回流焊爐 較高 勁拓股份、中科同志、嘉昊先進、捷豹自動化 臨時鍵合機/解鍵合機 低 芯源微、上海微、芯?？萍迹ㄅR時鍵合）、大族激光（解鍵合）AOI 設備 較低 長川科技、矩子科技 IC 基板 較低 興森科技、深南電路、天承科技、華正新材 TIM 低 德邦科技 Unferfill 膠 低 德邦科技、華海誠科、鼎龍股份 光刻膠 較低 艾森股份、彤程新材、博康、上海新陽 電鍍液 較低 上海新陽、強力新材 顯影液

194、 較低 飛凱材料、艾森股份 去膠液 較低 安集科技、艾森股份、飛凱材料 聚酰亞胺 較低 波米科技、強力新材 聚酰亞胺清洗液 較低 飛凱材料、艾森股份 臨時鍵合膠 較低 化訊半導體 來源：各公司官方網站，中泰證券研究所整理 材料材料公司公司按以下幾個維度對先進封裝材料進行劃分：1）2.5D/3D 封裝需求大封裝需求大+國產化率極低的材料：國產化率極低的材料：2.5D/3D 先進封裝中需求大的材料主要是載板、底填膠（又分為 cow 底填膠、os 底填膠）、塑封料、電鍍液及光刻膠，這些材料的國產化率也非常低，基本被海外壟斷，目前國內有部分廠商正在布局。載板：興森科技、深南電路；底填膠：德邦科技、鼎龍

195、股份、華海誠科；塑封料：華海誠科、飛凱材料；電鍍液：強力新材、上海新陽；光刻膠：彤程新材、上海新陽、艾森股份；2）其他需求量較大）其他需求量較大+國產化率偏低的材料：國產化率偏低的材料：TIM 膠：德邦科技；臨時鍵合膠：化訊半導體（未上市）；聚酰亞胺：波米科技（未上市）、強力新材。3）對廠商潛在業績彈性大：對廠商潛在業績彈性大：華海誠科、德邦科技、飛凱材料。五五、風險提示、風險提示 1）行業需求不及預期的風險；2）大陸廠商技術進步不及預期；3）先進封裝技術路線發生分歧；4）研報使用的信息更新不及時的風險；5）計算結果存在與實際情況偏差的風險。請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的

196、重要聲明部分 -60-行業行業深度報告深度報告 投資評級說明：投資評級說明：評級評級 說明說明 股票評級股票評級 買入 預期未來 612 個月內相對同期基準指數漲幅在 15%以上 增持 預期未來 612 個月內相對同期基準指數漲幅在 5%15%之間 持有 預期未來 612 個月內相對同期基準指數漲幅在-10%+5%之間 減持 預期未來 612 個月內相對同期基準指數跌幅在 10%以上 行業評級行業評級 增持 預期未來 612 個月內對同期基準指數漲幅在 10%以上 中性 預期未來 612 個月內對同期基準指數漲幅在-10%+10%之間 減持 預期未來 612 個月內對同期基準指數跌幅在 10%

197、以上 備注：評級標準為報告發布日后的 612 個月內公司股價（或行業指數）相對同期基準指數的相對市場表現。其中 A 股市場以滬深 300 指數為基準；新三板市場以三板成指（針對協議轉讓標的）或三板做市指數（針對做市轉讓標的）為基準；香港市場以摩根士丹利中國指數為基準，美股市場以標普 500 指數或納斯達克綜合指數為基準（另有說明的除外）。請務必閱讀正文之后的重要聲明部分請務必閱讀正文之后的重要聲明部分 -61-行業行業深度報告深度報告 重要聲明：重要聲明：中泰證券股份有限公司（以下簡稱“本公司”）具有中國證券監督管理委員會許可的證券投資咨詢業務資格。中泰證券股份有限公司（以下簡稱“本公司”）具

198、有中國證券監督管理委員會許可的證券投資咨詢業務資格。本公司不會因接收人收到本報告而視其為客戶。本公司不會因接收人收到本報告而視其為客戶。本報告基于本公司及其研究人員認為可信的公開資料或實地調研資料，反映了作者的研究觀點，力求獨立、客觀和公正，結論不受任何第三方的授意或影響。本公司力求但不保證這些信息的準確性和完整性，且本報告中的資料、意見、預測均反映報告初次公開發布時的判斷，可能會隨時調整。本公司對本報告所含信息可在不發出通知的情形下做出修改，投資者應當自行關注相應的更新或修改。本報告所載的資料、工具、意見、信息及推測只提供給客戶作參考之用，不構成任何投資、法律、會計或稅務的最終操作建議，本公

199、司不就報告中的內容對最終操作建議做出任何擔保。本報告中所指的投資及服務可能不適合個別客戶，不構成客戶私人咨詢建議。市場有風險，投資需謹慎。在任何情況下，本公司不對任何人因使用本報告中的任何內容所引致的任何損失負任何責任。投資者應注意，在法律允許的情況下，本公司及其本公司的關聯機構可能會持有報告中涉及的公司所發行的證券并進行交易，并可能為這些公司正在提供或爭取提供投資銀行、財務顧問和金融產品等各種金融服務。本公司及其本公司的關聯機構或個人可能在本報告公開發布之前已經使用或了解其中的信息。本報告版權歸“中泰證券股份有限公司”所有。事先未經本公司書面授權，任何機構和個人，不得對本報告進行任何形式的翻版、發布、復制、轉載、刊登、篡改，且不得對本報告進行有悖原意的刪節或修改。