電子行業深度報告：后摩爾時代新星Chiplet與先進封裝風云際會-20221114（32頁）.pdf

1、行業報告：半導體行業深度2022年11月14日中航證券研究所發布證券研究報告請務必閱讀正文后的免責條款部分行業評級：增持后摩爾時代新星，Chiplet與先進封裝風云際會分析師：劉牧野證券執業證書號：S0640522040001股市有風險 入市需謹慎摩爾定律經濟效益放緩，Chiplet和先進封裝協同創新：由于摩爾定律的經濟效益降低，不能再只依賴工藝和架構等少數幾個維度去實現性能和復雜度的指數型提升。業界將注意力從單純的依靠制程工藝的提升來推動單個硅片上單位面積的晶體管數量提升，轉變到通過成本相對可控的復雜的系統級芯片設計來提升整體的性能和功能。在設計維度看好Chiplet技術，在制造維度看好先進

2、封裝技術，以實現花同樣的錢得到更多的晶體管密度和性能。Chiplet將設計化繁為簡，降本增效：Chiplet是一種新的設計理念：硅片級別的IP重復使用。設計一個SoC系統級芯片，傳統方法是從不同的IP供應商購買一些IP，軟核、固核或硬核，結合自研的模塊，集成為一個SoC，然后在某個芯片工藝節點上完成芯片設計和生產的完整流程。有了Chiplet概念以后，對于某些IP，就不需要自己做設計和生產了，而只需要買別人實現好的硅片，然后在一個封裝里集成起來。Chiplet的設計理念，有助于提高芯片良率，提升設計效率，降低芯片的總成本。先進封裝是實現Chiplet的前提：Chiplet對先進封裝提出更高要求

3、。在芯片小型化的設計過程中，需要添加更多I/O來與其他芯片接口，裸片尺寸有必要保持較大且留有空白空間，導致部分芯片無法拆分，芯片尺寸小型化的上限被pad（硅片的管腳）限制。并且，單個硅片上的布線密度和信號傳輸質量遠高于Chiplet之間，要實現Chiplet的信號傳輸，就要求發展出高密度、大帶寬布線的“先進封裝技術”。Chiplet新藍海，國產設計大機遇：Chiplet發展涉及整個半導體產業鏈，將影響到從 EDA廠商、晶圓制造和封裝公司、芯粒IP供應商、Chiplet產品及系統設計公司到Fabless設計廠商的產業鏈各個環節的參與者。在芯片設計端，建議關注國內平臺化的IP供應龍頭芯原股份，積極

4、布局2.5D封裝技術的國芯科技，以及國內EDA供應商華大九天、概倫電子、安路科技、廣立微。先進封裝如火如荼，產業鏈全面受益：先進封裝生態涵蓋從芯片設計、制造、材料的供應商，且對TSV中介板、IC載板等產生新增需求。目前主要參與者為國外頭部半導體企業，臺積電和英特爾等晶圓制造商不斷加碼先進封裝的資本開支。在逆全球化的背景下，先進封裝的國產化不能落后。建議關注先進封裝服務商：通富微電、大港股份、同興達、長電科技；晶圓和封裝設備供應商：北方華創、中微公司、華海清科、拓荊科技；量測和檢測設備供應商：長川科技、精測電子、華峰測控；IC載板供應商：興森科技。風險提示：先進制程提速發展，具備高性價比，造成對

5、先進封裝的需求減弱；TSV中介板方案被其他技術方案取代；行業競爭加劇的風險摘要目錄一、接棒后摩爾時代，Chiplet和先進封裝協同創新二、Chiplet新藍海，國產設計大機遇三、先進封裝如火如荼，產業鏈全面受益資料來源：International Business Strategies，劍橋咨詢，中航證券研究所“摩爾定律”繼續推進所帶來的“經濟效益”正在銳減。隨著制程工藝的推進，單位數量的晶體管成本的下降幅度在急劇降低。從16nm到10nm，每10億顆晶體管的成本降低了23.5%，而從5nm到3nm成本僅下降了4%。而當芯片制程接近1nm時，就將進入量子物理的世界，現有的工藝制程會受到量子效應

6、的極大影響，從而很難進一步進步了。除此之外，新工藝制程也帶來了高昂的科研成本。先進封裝和Chiplet備受矚目。由于摩爾定律的經濟效益降低，不能再只依賴工藝和架構等少數幾個維度去實現性能和復雜度的指數型提升。業界將注意力從單純的依靠制程工藝的提升來推動單個硅片上單位面積的晶體管數量提升，轉變到通過成本相對可控的復雜的系統級芯片設計來提升整體的性能和功能。在設計維度看好Chiplet技術，在制造維度看好先進封裝技術，以實現花同樣的錢得到更多的晶體管密度和性能。摩爾定律經濟效益放緩，Chiplet和先進封裝協同創新單位數量的晶體管成本對比每一次制程縮減所需要的成本都有大幅提升制程16nm10nm7

7、nm5nm3nm芯片面積(mm2)12587.6683.278585晶體管數量(十億個)3.34.36.910.514.1晶?？倲?單片晶圓478686721707707晶粒凈產出/單片晶圓359.74512.44545.65530.25509.04晶圓價格($）5912838999651250015500晶粒價格($）16.4316.4318.2623.5730.45每10億個晶體管的成本($）4.984.982.652.252.16資料來源：臺積電，中航證券研究所制造創新：集成度更進一竿，3D封裝開啟新時代凸塊密度（個每平方毫米）金屬層間距（微米）SoIC（3D整合芯片系統）CoWoS（2

8、.5D封裝）InFO（2D/2.5D封裝）Flip-Chip（覆晶封裝）其他 云端運算、大數據分析、人工智能、自動駕駛等領域，對算力芯片的效能要求越來越高。算力芯片的高負載，促使臺積電等芯片制造商采用更全面的方法在系統級別進行優化。3D芯片堆疊及先進封裝技術為晶片級與系統級創新開啟了一個新時代。先進封裝技術對于產品的效能、功能和成本至關重要。在2.5D和3D先進封裝技術方面，臺積電已經布局了超過10年。目前，臺積電已將2.5D和3D先進封裝相關技術整合為“3DFabric”平臺，可讓客戶們自由選配，前段技術包含3D的整合芯片系統（SoIC InFO-3D），后段組裝測試相關技術包含2D/2.5

9、D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。資料來源：elecfans，劍橋咨詢，中航證券研究所設計創新：后摩爾時代的新星，Chiplet化繁為簡 SoC(系統級單芯片)是將多個負責不同類型計算任務的計算單元，通過光刻的形式制作到同一塊晶圓上。與SoC相反，Chiplet是將一塊原本復雜的SoC芯片，從設計時就先按照不同的計算單元或功能單元對其進行分解，然后每個單元選擇最適合的半導體制程工藝進行分別制造，再通過先進封裝技術將各個單元彼此互聯，最終集成封裝為一個系統級芯片組。Chiplet 實際上是一種新的設計理念：硅片級別的IP重復使用。設計一個SoC系統級芯片，傳統方法是從不

10、同的IP 供應商購買一些IP，軟核、固核或硬核，結合自研的模塊，集成為一個SoC，然后在某個芯片工藝節點上完成芯片設計和生產的完整流程。有了Chiplet概念以后，對于某些IP，就不需要自己做設計和生產了，而只需要買別人實現好的硅片，然后在一個封裝里集成起來。Chiplet的設計理念，有助于提高芯片良率，提升設計效率，降低芯片的總成本。SoC技術Chiplet技術Chiplet 可看成是硬核形式的 IP資料來源：半導體行業觀察，彬復研究，中航證券研究所 芯片上數據的輸入和輸出(I/O)是計算芯片的命脈。處理器必須與外部世界進行數據的發送和接收。摩爾定律使業界的晶體管密度大約每 2 年增加 2

11、倍，但 I/O 數據的傳輸速率每 4 年才增加 2 倍，所以芯片需要容納更多的通信或 I/O 點才能跟上晶體管密度的增加速度。Chiplet對先進封裝提出更高要求。在芯片小型化的設計過程中，需要添加更多 I/O 來與其他芯片接口，裸片尺寸有必要保持較大且留有空白空間，導致部分芯片無法拆分，芯片尺寸小型化的上限被pad（硅片的管腳）限制。并且，單個硅片上的布線密度和信號傳輸質量遠高于Chiplet之間，要實現Chiplet的信號傳輸，就要求發展出高密度、大帶寬布線的“先進封裝技術”。封裝技術目前主要由TSMC、ASE、Intel等公司來主導，主要是2.5D和3D封裝。2.5D封裝技術已非常成熟，

12、廣泛應用于FPGA、CPU、GPU等芯片，2.5D封裝也成為了Chipet架構產品主要的封裝解決方案。3D封裝能夠幫助實現3D IC，即芯粒間的堆疊和高密度互聯，可以提供更為靈活的設計選擇。但3D封裝的技術難度更高，目前主要有英特爾和臺積電掌握3D封裝技術并商用。先進封裝是實現Chiplet的前提信號傳輸速度落后于算力速度發展傳統封裝（以倒裝為例）先進封裝（以Fan-out WLP和2.5D/3D為例）Fan-out WLP2.5D/3D系統內存帶寬低中高芯片能耗比低高高芯片厚度高低中芯片發熱中低高封裝成本低中高性能低中高形態平面、芯片之間缺乏高速互聯多芯片、異質集成、芯片之間高速互聯先進封裝

13、與傳統封裝簡單對比資料來源：電子設計聯盟，Omdia，中航證券研究所 MPU為Chiplet主要應用下游。Chiplet已應用于MPU、GPU以及FBGA等集成電路領域。據Omdia，Chiplet市場空間將在2024年達到58億美元，并以每年31.5%的平均增速，在2035年達到570億美元。MPU占據Chiplet大部分應用應用場景，Omdia預測2024年用于MPU的Chiplet市場空間25億美元，約占Chiplet總市場規模的43%。MPU驅動Chiplet高成長，2.5D/3D引領先進封裝先進封裝市場規模（億美元）CAGR14.34%8.17%13.04%Chiplet全球市場規模

14、預測CAGR27.7%CAGR31.5%2.5D/3D封裝引領先進封裝市場。受益于自動駕駛、人工智能、數據中心等需求驅動，先進封裝的市場規模將持續增長。據yole預測，先進封裝全球市場規模2021年為321億美元，至2027年達到572億美元。由于臺積電和英特爾不斷加碼資本支出，重點發展2.5D/3D封裝，2021年至2027年增速最快的技術為2.5D/3D封裝，2027年達到148億美元。資料來源：KLA，中航證券研究所 先進封裝生態涵蓋從芯片設計、制造、材料的供應商。包括高性能算力芯片巨頭英特爾、英偉達、AMD；存儲芯片供應商三星、海力士、鎂光；先進封裝工藝服務商臺積電、英特爾、日月光；I

15、C載板供應商欣興電子、英特爾、AR&S等。我國本土供應商在先進封裝產業鏈的參與度較低，在逆全球化的背景下，除了實現高階芯片制程的自主可控，先進封裝的國產化也同樣迫在眉睫。先進封裝生態已形成，國產替代空間廣闊 應用于高性能計算的3D SoC技術，將存儲芯片堆疊在算力芯片上 適用于高連接密度和低功耗的混合鍵合技術 將DRAM堆疊在邏輯芯片的3D-IC技術 AI和數據中心增加了對HBM需求 混合鍵合技術預計在2022-2023年度量產 基于TSV的2.5D中介板 使用更少TSV的RDL和HD-FO技術 異質集成技術 IC載板線寬低至5微米以下 高密度布線的ABF載板資料來源：公司公告，中航證券研究所

16、 目前全球僅有臺積電、英特爾和三星能提供完整的先進封裝平臺，中國大陸晶圓廠仍站在起跑線外。在國際主流晶圓廠入局先進封裝后，封裝技術差距也有被進一步拉大的趨勢。因此，本土晶圓廠在追趕先進工藝的同時，必須與國際主流廠商保持步調一致。從先進封裝現有發展經驗來看，晶圓廠由于擁有更多的晶圓制造經驗及高制程的設備，在先進封裝領域具備技術和資本優勢。但受到美國科技封鎖的影響，國內晶圓廠可能無法在體內發展先進封裝，因為所需材料和設備同樣存在被禁購的可能。我們認為，國內先進封裝業務可能由尚未被制裁的封測服務商承接。建議關注通富微電、大港股份、長電科技、同興達。國內紛紛布局先進封裝，封測服務商或成主角聚焦晶圓級芯

17、片封裝的TSV、微凸塊和RDL等環節，覆蓋錫凸塊、銅凸塊、垂直通孔技術、倒裝焊等技術。2021年與昆山日月光簽署協議合作全流程封測項目切入先進封裝領域，預計2022年底前投產，月產12英寸全流程金凸塊2萬塊。同興達全面覆蓋高中低封裝技術，以先進封裝為主，包括 FC、eWLB、TSV、SiP、PiP、PoP、Fan out、Bumping 等。長電科技可提供多樣化Chiplet封裝解決方案，并且已為AMD大規模量產Chiplet產品，其中包括GPU產品。擁有先進節點中段Bumping加工生產線，提供晶圓級測試和封裝服務。發展先進的3DI C加工技術和集成方案。盛合晶微目錄一、接棒后摩爾時代，Ch

18、iplet和先進封裝協同創新二、Chiplet新藍海，國產設計大機遇三、先進封裝如火如荼，產業鏈全面受益資料來源：臺積電，UCIe聯盟，中航證券研究所 Chiplet目前聚焦于高性能算力芯片，可以顯著提升算力和能效，是持續提高集成度和芯片算力的重要途徑。華為于2019年推出基于Chiplet技術的7nm鯤鵬920處理器；AMD 在2021年6月發布了基于臺積電3D Chiplet封裝技術的第三代服務器處理芯片，后于2022年3月推出了Milan-X CPU；英特爾的Intel Stratix 10 GX 10M FPGA 也是采用了Chiplet技術。UCIe成立于2022年3月，是一個開放的

19、產業聯盟，旨在推廣UCIe技術標準，構建完善生態，使之成為Chiplet未來片上互聯標準，其發起人成員包括AMD、Arm、英特爾、臺積電等半導體廠商以及Google Cloud、Meta、微軟等十余家科技行業巨頭。2022年8月，新增阿里巴巴、英偉達兩家成員單位?？萍季揞^相繼入局Chiplet，推動算力革命Chiplet在高吞吐、高能效應用領域優勢突出超低功耗邏輯Chiplet邏輯ChipletSOC能效應用領域高速耗邏輯Chiplet邏輯ChipletSOC吞吐量應用領域半導體和科技巨頭聯合組成UCIe聯盟董事會資料來源：英特爾，中航證券研究所 Chiplet可獲得更高的集成度。通常來說，由

20、于光刻掩膜版的尺寸限定在33mm*26mm，單個芯片的面積一般不超過800mm2，而Chiplet通過多個芯片的片間集成，可以在封裝層面突破單芯片上限，進一步提高集成度。Chiplet 能夠提高芯片設計彈性，同時降低設計成本。SoC方案采用統一的工藝制程，導致SoC芯片上各部分要同步進行迭代。Chiplet 芯片一般采用先進的封裝工藝，將小芯片組合代替形成一個大的單片芯片，可以對芯片上的部分單元進行選擇性迭代，迭代部分裸芯片后即可制作出下一代產品，加速產品上市周期。并且，Chiplet通過采用已知合格裸片進行組合，可以有效縮短芯片的研發周期及節省研發投入。同時Chiplet 芯片通常集成應用較

21、為廣泛和成熟的芯片裸片，可以有效降低了Chiplet 芯片的研制風險，從而減少重新流片及封裝的次數，有效節省成本。Chiplet優勢之一：高集成度，高設計彈性單片集成SoC開發時間：3-4年缺陷數：數百個多芯片集成SIP開發時間：2-3年缺陷數：數十個單獨IP集成 Chiplet開發時間：1-2年缺陷數：小于十個資料來源：英特爾，中航證券研究所 Chiplet能夠顯著提高大型芯片的良率。一般的芯片生產中，一片晶圓都會切割出很多裸片。對于有缺陷且無法“修復”的芯片，剔除就可以了。在同樣的缺陷分布情況下，晶圓上的裸片越大（分割的數量越少），缺陷的影響就越大（剔除的面積就約大）。Chiplet方案通

22、過將大芯片分成更小的芯片，將單一裸片面積做小，有效地提高了芯片良率。Chiplet優勢之二：高良率良率（yield）與裸片面積的關系紅點代表晶圓的缺陷資料來源：Linely Group，中微創新科技，中航證券研究所 根據工藝制造良率Bose-Einstein模型:Yield=1/(1+A*D0)n(A代表芯片面積，D0代表缺陷密度，n代表掩膜版層數相關系數)。單芯片的面積越大，良率越低，對應制造成本也越高。隨著工藝演進，實現相同功能的情況下單芯片面積幾乎不會縮小，而Chiplet合理地將不用功能有效劃分到不同工藝節點的芯片上，可以有效降低成本。在 SoC設計中，模擬電路、大功率 I/Os 等對

23、制程并不敏感，并無使用高端制程的必要，因此若將 SoC 中的功能模塊劃分為單獨的Chiplet，針對其功能選擇最為合適的制程，可以使芯片尺寸最小化，進而提高良率并降低成本?；?Chiplet 設計的SoC 還可對外采購具備特定功能的裸片（die）以節省自身的開發和驗證成本。Chiplet優勢之三：低成本SoCChiplet晶圓成本（7nm）9350$9350$裸片尺寸（mm2）600600單一裸片尺寸600165每片晶元裸片數量96387缺陷率（/cm2）20%20%有效區域80%80%預計良率43%78%每片晶圓凈裸片數量42300裸片成本224$31$合計裸片成本224$124$合計測試

24、費用10$12$封裝費用160$200$封裝損失1%4%合計制造成本398$347$7nm方案下SoC和Chiplet成本等對比資料來源：Chiplet Actuary:A Quantitative Cost Model and Multi-Chiplet Architecture Exploration，中航證券研究所 多芯片集成在越先進的工藝下(如5nm)越具有顯著的優勢，因為在800mm2面積的單片系統中，硅片缺陷導致的額外成本占總制造成本的50%以上。對于成熟工藝(14nm)，盡管產量的提高也節省了高達35%的成本，但由于D2D接口和封裝的高成本(MCM：25%，2.5D：50%)，多

25、芯片的成本優勢減弱。針對先進工藝，Chiplet更具成本優勢2 Chiplet在14nm和5nm工藝下成本結構資料來源：Chiplet Actuary:A Quantitative Cost Model and Multi-Chiplet Architecture Exploration，中航證券研究所 對比不同芯片面積下，四種封裝方式（SoC，MCM封裝，InFO，2.5D封裝）的成本。2.5D封裝方案在800平方毫米以上的大芯片才較SoC具成本優勢，所以在大面積芯片（數據中心、AI處理器等高算力應用場景）使用Chiplet方案具備經濟效益。先進封裝并不是越新的技術越好，在一些應用場景，先進

26、封裝的價格過高，甚至超過晶圓的成本，決定了其不會大范圍量產使用。提高良率、降低成本是國內封裝廠的首要任務。2.5D封裝更適用于800mm2以上的Chiplet不同芯片面積下各封裝技術成本對比資料來源：華為，AMD，APPLE，Intel，中航證券研究所Chiplet主流設計系分兩大門派類型主流代表簡介優勢圖示基于功能劃分到多個Chiplets，單個Chiplet不包含完整功能集合，通過不同Chiplets組合封 裝實現不同類型的產品Huawei Lego架構采用compute die（compute+memory interface）和I/O die組合的形式進行不同Chiplets功能拆解。

27、在compute die（CPU/AI）設計時采用先進的工藝，獲得頂級的算力和能效，在I/O die設計時采用成熟工藝，在面積與先進工藝差別不大的情況下獲得成本收益。并且不同的Chiplets的數量和組合形式都可以靈活搭配，從而組合出多種不同規格的云端高性能處理器產品。AMD Zen2/3架構采用CCD（compute）和CIOD（memory interface+I/O）組合的形式進行不同Chiplets功能拆解。在CCD設計時采用最先進的工藝，獲得頂級的算力和能效，在CIOD設計時采用成熟工藝，在面積與先進工藝差別不大的情況下獲得成本收益。并且CCD本身按照兩個4C8T cluster組合

28、的形式設計，可以適應AMD從Desktop到Server的架構需求，根據場景選擇CCD數量和設計對應的CIOD即可，靈活度非常高。單個Chiplet包含較為獨立完整的功能集合，通過多個Chiplets級聯獲得性能的線性增長Apple M1 Ultra通過Apple自研的封裝技術UltraFusion來堆疊兩顆M1 Max芯片，使得兩顆芯片之間擁有超過2.5TB/s帶寬且極低延時的互聯能力?；谶@個互聯的延時帶寬能力，可以使得M1 Ultra直接獲得兩倍M1 Max的算力，同時在軟件層面依然可以將M1 Ultra當做一個完整芯片對待，而不會增加額外的軟件修改和調試的負擔。Intel Sapphi

29、re Rapids通過兩組鏡像對稱的相同架構的building blocks，組合4個Chiplets，獲得4倍的性能和互聯帶寬。每個基本模塊包含計算部分（CHA&LLC&Cores mesh，Accelerators）、memory interface部分（controller，Ch0/1）、I/O部分（UPI，PCIe）。通過將高性能組件組成基本的building block，再通過EMIB技術進行Chiplet互聯，可以獲得線性性能提升和成本收益。資料來源：UCIe聯盟，中航證券研究所 Chiplet發展涉及整個半導體產業鏈，將影響到從 EDA廠商、晶圓制造和封裝公司、芯粒IP供應商、C

30、hiplet產品及系統設計公司到Fabless設計廠商的產業鏈各個環節的參與者。在芯片設計端，基于IP復用的模式，設計能力較強的IP供應商有潛力演變為Chiplet供應商，這就要求IP供應商具備高端芯片的設計能力，以及多品類的IP布局及平臺化運作。建議關注國內平臺化的IP供應龍頭芯原股份，以及積極布局2.5D封裝技術的國芯科技。在EDA軟件端，由于Chiplet有更多異構芯片和各類總線的加入，整個過程會變得更加復雜，對EDA工具也提出了新要求。同時，Chiplet對制程沒有太高要求，并且全球標準未確定，國內和國外的EDA軟件差距較小。國內EDA企業需要提升基礎能力，應對堆疊設計帶來的諸多挑戰，

31、比如對熱應力、布線、散熱、電池干擾等的精確仿真。建議國內EDA供應商華大九天、概倫電子、安路科技、廣立微。設計生態新藍海，國產替代大機遇芯片設計&IP服務芯原股份安路科技廣立微EDA軟件國芯科技目錄一、接棒后摩爾時代，Chiplet和先進封裝協同創新二、Chiplet新藍海，國產設計大機遇三、先進封裝如火如荼，產業鏈全面受益資料來源：Exclusive Architecture，中航證券研究所 制造工藝持續微縮的同時，封裝技術發展日新月異。隨著摩爾定律逼近物理極限，依賴器件特征尺寸縮微來獲得成本、功耗和性能方面的提升越來越難。進入2010年，手機處理器、射頻芯片、CPU/GPU、汽車芯片等應用

32、場景對芯片提出了更多的低功耗、高性能、小型化和多功能化等需求，先進封裝發展倍加重視。性能要求不斷升級，芯片封裝日益復雜傳統封裝先進封裝資料來源：yole，中航證券研究所先進封裝主要類型封裝平臺內部結構封裝外型晶圓+基板簡介晶圓級封裝Fan-Out-扇出是一種晶圓級封裝技術。先將芯片作切割分離，將芯片重新布局到一塊人工晶圓上，然后將芯片正面朝下黏于載具（Carrier）上，并且芯片間距要符合電路設計的節距（Pitch）規格，接著進行封膠（Molding）后形成面板（Panel）,后續將封膠面板與載具分離。Fan-In-扇入型晶圓級封裝。先對整片晶圓進行封裝測試后再切割得到單個成品芯片的技術，封裝

33、后的芯片尺寸與裸片完全一致。有機基板Flip-ChipBGA-FC BGA封裝技術采用小球代替針腳來連接處理器，能提供最短的對外連接距離；同時I/O引線以陣列的方式排在芯片表面，可提供更高密度的I/O布局；且倒裝技術更強化了芯片的散熱能力。FO on substrateFOCoS 是一個扇出封裝倒裝芯片安裝在高引腳數球柵陣列(BGA)基板上。扇出封裝具有重新分布層(RDL)，允許在多個芯片之間構建更短的管芯到管芯(D2D)互連。扇出封裝被視為單個芯片，然后倒裝芯片安裝到 BGA 基板上。2.5D在2.5D封裝中，兩個或多個有源半導體芯片并排放置在硅中間層上，以實現極高的模對?；ミB密度。3D在3

34、D封裝中，有源芯片通過die堆疊集成，實現最短的互連和最小的封裝面積。CSP-芯片尺寸級封裝，FC CSP與一般的CSP相比，半導體芯片與基板之間通過碰撞連接而不是引線鍵合；同時FC CSP中，多個芯片可同時與PCB連接，且連接長度比引線鍵合短得多。LGA-LGA是一種重要的無焊球封裝形式，可以直接安裝在PCB上，相比其他BGA封裝要方便很多，廣泛用于微處理器和其他高端芯片封裝。引線框基板QFN-fc-QFN(倒裝芯片四平面無引線)是一種低成本的模壓封裝，使用銅引線框架基板上的倒裝芯片互連。由于電路短，它也提供了更好的電氣性能。fc-QFN封裝包括一個外露的熱墊，以改善IC外的傳熱。外露的熱墊

35、可以提供低電感接地連接。陶瓷基板HTCC-HTCC一體化封裝一般是基片與封裝管殼燒結或焊接而成。LTCC-LTCC封裝是將基片燒好后，通過釬焊粘接而成。有機基板嵌入式(Embedded Die)-在嵌入式管芯基板中，半導體管芯在基板形成期間被嵌入標準PCB材料（多個有機層壓層）和/或引線框架內。然后，半導體管芯通過基板的鍍銅通孔和導電跡線電連接到基板上/基板中的其他組件（MEMS 或無源器件）。2.5D/3D封裝是未來的發展主線，同時傳統的基于引線鍵合的引線框架類封裝也在不斷發展和進步以適應不同的產品應用。自20世紀90年代中期之后，集成電路封裝體的外觀（形狀、引腳樣式）并未發生重大變化，但其

36、內部結構發生了三次重大技術革新，分別為：倒裝封裝(Flip Chip)、系統級封裝(SiP-System in a Package)和晶圓級封裝技術(WLCSP-Wafer Level Chip Scale Package)。先進封裝主要類型資料來源：中微創芯科技，中航證券研究所支持Chiplet的底層封裝技術封裝類型 堆疊方案簡介優勢缺點圖示MCM2DMCM一般是指通過Substrate（封裝基板）走線將多個芯片互聯的技術。通常來說走線的距離和范圍可以在10mm25mm，線距線寬大約10mm量級，單條走線帶寬大約10Gbit/s量級。由于MCM可以通過基板直接連接各個芯片，通常封裝的成本會相

37、對較低。但是由于走線的線距線寬比較大，封裝密度相對較低，接口速率相對較低，延時相對較大。CoWoS2.5DCoWoS由臺積電主導，基于interposer（中間介質層）實現的2.5D封裝技術，其中interposer采用成熟制程的芯片制造工藝，可以提供相比MCM更高密度和更大速率的接口。CoWoS-S基礎CoWoS技術，可以支持超高集成密度，提供不超過兩倍掩膜版尺寸的interposer層，通常用于集成HBM等高速高帶寬內存芯片。相比于MCM，CoWoS技術可以提供更高的互聯帶寬和更低的互聯延時，從而獲得更高的性能。受限于interposer的尺寸（通常為2倍掩膜版最大尺寸），可以提供的封裝密

38、度上限相對比較有限，并且由于interposer的引入，需要付出額外的制造成本和更高的技術復雜度，以及隨之而來的整體良率的降低。CoWoS-R基于CoWoS-S技術，引入InFO技術中的RDL（Redistribution Layer），RDL 中介層由聚合物和銅跡線組成，具有相對機械柔韌性，而這種靈活性增強了封裝連接的可靠性，并允許新封裝可以擴大其尺寸以滿足更復雜的功能需求，從而有效支持多個Chiplets之間進行高速可靠互聯。CoWoS-L在CoWoS-S和InFO技術的基礎上，引入LSI（Local Silicon Interconnect）技術，LSI 芯片在每個產品中可以具有多種連接

39、架構（例如 SoC 到 SoC、SoC 到小芯片、SoC 到 HBM 等），也可以重復用于多個產品，提供更靈活和可復用的多芯片互聯架構。EMIB2.5DEMIB是Intel主導的2.5D封裝技術，使用多個嵌入式包含多個路由層的橋接芯片，同時內嵌至封裝基板，達到高效和高密度的封裝。由于不再使用interposer作為中間介質，可以去掉原有連接至interposer所需要的TSVs，以及由于interposer尺寸所帶來的封裝尺寸的限制，可以獲得更好的靈活性和更高的集成度。相較于MCM、CoWoS和InFO/LSI技術，EMIB技術要更為優雅和經濟高效，獲得更高的集成度和制造良率。EMIB需要封裝

40、工藝配合橋接芯片，技術門檻和復雜度較高。Hybrid Bonding3DHybrid Bonding混合鍵合技術是一種在相互堆疊的芯片之間獲得更密集互連的方法，并幫助實現更小的外形尺寸。提供更高的互連密度、更小更簡單的電路、更大的帶寬、更低的電容、更低的功耗。技術門檻更高、復雜度更高。資料來源：yole,中航證券研究所 據yole預計，先進封裝市場將以 8%的復合年增長率增長，從 2020 年的約 300 億美元到 2028 年達到 550 億美元。到2030年，先進封裝技術將占據半導體封裝市場60%以上的份額。具有前道工藝的代工廠或IDM企業在先進封裝技術研發與產業化方面具有技術、人才和資源

41、優勢，利用前道技術的封裝技術逐漸顯現。由于看好Chiplet的發展趨勢，晶圓制造商加碼2.5D/3D封裝，主導先進封裝的資本開支。臺積電、英特爾和三星已成為先進封裝技術的主要創新者。臺積電擴大SoIC系統中的SoW 和 InFO 變體，以及 CoWoS 先進產能。英特爾對各種先進封裝產品組合（如 Foveros、EMIB 和 Co-EMIB）的投資是實施公司新領導層所公布的 IDM 2.0 戰略的關鍵。此外，三星也在積極投資先進的封裝技術，以滿足HPC應用在異質芯片整合的快速發展。日月光憑借在FoCoS先進封裝技術的布局，是目前在封測代工廠中唯一擁有超高密度扇出解決方案的供應商。資本開支前移，

42、晶圓廠加碼2.5D/3D封裝半導體廠用于先進封裝的資本支出（億美元）先進封裝、傳統封裝市場份額趨勢資料來源：AMD，臺積電，中航證券研究所 目前可應用于 Chiplet 的封裝解決方案主要是 SIP、2.5D 和 3D 封裝。其中，2.5D 封裝 技術發展已經非常成熟，并且已經廣泛應用于 FPGA、CPU、GPU 等芯片當中，近年 來，隨著 Chiplet 架構的興起，2.5D 封裝也成為了 Chipet 架構產品主要的封裝解決方案。為了節省芯片面積，封裝也將從 2D/2.5D 轉向 3D 堆疊。3D 封裝能夠幫助實現 3DIC，即芯粒間的堆疊和高密度互聯，可以提供更為靈活的設計 選擇。但是，

43、3D 封裝的技術難度也更高，目前主要英特爾和臺積電掌握 3D 封裝技術并實現商用。AMD在2021年提出3D Chiplet概念，應用在其3D V-Cache上。3D Chiplet就是將Chiplet通過3D TSV集成在一起，采用了no Bump的垂直互連結構。AMD的3D Chiplet工藝的實現是由TSMC代工的，TSMC稱之為SoIC，屬于其3D Fabric的產品范疇。2.5D/3D封裝為Chiplet的主流封裝技術Chiplet、2.5D、3D、SIP結構3D Chiplet資料來源：semiconductor engineering，中航證券研究所2.5D封裝：新增TSV中介板

44、、微凸塊需求 2.5D 封裝，主要是指將處理器、記憶體或是其他的芯片，并列排在硅中介板（Silicon Interposer）上，先經由微凸塊（Micro Bump）連結，讓硅中介板的內金屬線可連接不同芯片的電子訊號；接著再透過硅穿孔（TSV）來連結下方的金屬凸塊（Bump），再經由導線載板連結外部金屬球，實現芯片、芯片與封裝基板之間更緊密的互連。2.5D封裝技術廣泛用于高帶寬內存（HBM）處理器集成。2.5D封裝技術的關鍵優勢是較低的芯片空間、優秀的熱管理、更快的運行速度、更高的性價比，恰好實現了從成本、性能到可靠性的完美平衡。2.5D封裝的代表技術包括英特爾的EMIB、臺積電的CoWoS和

45、三星的I-Cube。臺積電2.5D（CoWoS）封裝主要結構/技術資料來源：英特爾，三星，semiconductor engineering，中航證券研究所 3D封裝是直接將芯片堆疊起來。相較于2.5D 封裝，3D 封裝的原理是在芯片制作電晶體（CMOS）結構，并且直接使用硅穿孔來連結上下不同芯片的電子訊號，以直接將記憶體或其他芯片垂直堆疊在上面。此項封裝最大的技術挑戰便是，要在芯片內直接制作矽穿孔困難度更高。3D封裝比2D封裝面積更小、功耗更低，擁有超大帶寬。但是3D封裝技術由于其在較小的封裝體內堆疊多個芯片，也導致了其嚴重的散熱問題，且在長期可靠性方面受限。由于高效能運算、人工智能等應用興

46、起以及TSV 技術的逐漸成熟，越來越多的CPU、GPU 和記憶體開始采用3D封裝。3D領域主要有臺積電的SoIC技術、英特爾的Foveros技術、三星的X-Cube技術。3D封裝：封裝面積更小，TSV技術難度更高2.5D和3D IC設計三星I-Cube（左）和X-Cube（右）封裝技術資料來源：Amkor，TSV interposer fabrication for 3D IC packaging,中航證券研究所 TSV（硅穿孔）是一種穿通硅晶圓或芯片的垂直互連結構，可以完成連通上下層晶圓或芯片的功能，是晶圓級多層堆疊技術中有效提高系統整合度與效能的關鍵工藝，也是難度較大的一個環節。TSV是晶

47、圓堆疊的關鍵工藝TSV中介板TSV中介板1、深硅刻蝕/鉆孔2、沉積3、深孔填充4、表面平坦化5、正面UBM，重布線8、背面UBM，重布線6、支撐晶圓鍵合9、焊接凸塊10、拆鍵合，清洗7、減薄TSV中介板制作流程1、將頂端晶粒倒裝、對準，于中介板面對面鍵合2、晶圓級包覆成型、塑封晶圓研磨和模塊減薄3、切割CoW模塊，通過凸塊與封裝基板相連2.5D封裝流程完工的封裝晶圓資料來源：EET-CHINA，芯跑資本，中航證券研究所 TSV制作流程會涉及到深刻蝕、PVD、CVD、銅填充、微凸點及RDL電鍍、清洗、減薄、鍵合等設備，其中通孔制作、絕緣層/阻擋層/種子層的沉積、銅填充、晶圓減薄、晶圓鍵合等工序涉

48、及的設備最為關鍵，在某種程度上直接決定了TSV的性能指標。建議關注相關晶圓制造設備供應商拓荊科技、華海清科、北方華創、中微公司。減薄和鍵合工藝對檢測和量測的需求增多。晶圓的厚度和厚度均勻度、TSV通孔的孔徑、深度和形貌特征需要測量。對于鍵合，無論是芯片至晶圓、還是晶圓之間，在精準的對位的同時，還需要監控表面粗糙程度、表面潔凈度和平坦度。建議關注精測電子、長川科技、華峰測控等國內檢測和量測設備供應商。TSV新增刻蝕、量測等設備需求中介板TSV工藝環節工藝簡介設備相關公司深硅刻蝕/鉆孔TSV 刻蝕是三維集成的關鍵技術，并且目前深硅刻蝕首選技術為干法刻蝕。先使用光刻膠對待刻蝕區域進行標記,然后使用深

49、反應離子刻蝕法在晶圓的 一面刻蝕出孔。深硅刻蝕設備應用材料、東京電子、泛林、北方華創、中微公司絕緣層/阻擋層/種子層沉積通過PECVD法在硅孔內表面沉積一層絕緣材料，通過PVD法沉積金屬擴散阻擋層和種子層，為后續的銅填充做好準備。如果填充材料為多晶硅或者鎢，則不需要種子層。PVD設備、CVD設備應用材料、泛林、先晶、東京電子、力鼎精密、拓荊科技、北方華創深孔填充TSV填充工藝是整個工藝流程中最昂貴的步驟之一。TSV的主要成品率損耗之一是未填滿的空洞。電鍍銅工藝作為最合適的硅通孔填充技術受到業內的普遍關注，其關鍵技術在于TSV高深寬比（通常大于10:1）通孔的全填充電鍍技術。電鍍設備NEXX、T

50、ECHNIC、Semitool、中電科二所晶圓減薄TSV要求晶圓減薄至50 m甚至更薄，要使硅孔底部的銅暴露出來，為下一步的互連做準備。目前晶圓減薄可以通過機械研磨、化學機械拋光、濕法及干法化學處理等不同的加工工序來實現，通過工藝之間有機的結合，保證晶圓既能減薄到要求的厚度，又要有足夠的強度。研磨、刻蝕、拋光設備DISCO、OKAMOTO、東京精密、華海清科、中電科45所RDL與微凸點制作在暴露出電鍍銅后的硅晶圓的背面開始制作電路層和微凸點,用來實現與其余芯片或者基板的互聯。濺鍍設備、回流焊設備力鼎精密、SUSS MicroTec、富士通微電子、拓荊科技、北方華創檢測和量測更小的特征尺寸、新的

51、集成方案以及將多個組件異構集成到單個封裝元件中導致了更嚴格的制程控制需求。檢測、測量設備KLA、應用材料、精測電子、長川科技、華峰測控、中科飛測、強一科技晶圓鍵合對于兩片晶圓之間的鍵合，目前主流的方法有3 種:Si-Si 永久鍵合、聚合物臨時鍵合和Si-Si 直接鍵合與金屬熱壓鍵合的混合鍵合。其中Cu-Cu直接鍵合與其它鍵合方法對比有種種優點：電阻率較低、抗EM較好、互連RC延遲減少，可以同時實現機械和電學的接觸界面。晶圓鍵合設備EV Group、SUSS MicroTec、Tokyo Electron資料來源：聯碩電路，品化科技，histock，中航證券研究所 封裝的不同層級實際代表著互連密

52、度的不同。2.5D/3D封裝屬于一級封裝，對應IC載板的線寬線距通常在15微米以下。IC載板把芯片特征尺寸放大到與基板特征尺寸對應的I/O輸出，實現芯片和基板的互連。常用的IC載板包括ABF載板和BT載板。IC載板供不應求封裝層級零級封裝：通過互聯技術將IC芯片焊區與各級封裝的焊區連接起來才可形成功能，有時候將這種芯片互聯級稱為零級封裝。一級封裝：器件級封裝，將一個或多個IC芯片用適宜的材料封裝起來，并使得芯片的焊區與封裝的外引腳連接起來，從而形成有功能的器件或組件。二級封裝：板級封裝，將封裝的器件級產品連同無源元件一起安裝到印制板或者基板上，成為部件或者整機。三級封裝：系統級封裝，將二級封裝

53、的產品通過互聯、柔性電路板等與母板連接起來，形成三維立體封裝，構成完成的整機系統。ABF材質可做線路較細、適合高腳數高訊息傳輸的IC，多用于CPU、GPU等大型高端晶片。隨著訊息傳輸速度提升與技術突破，ABF載板逐漸供不應求。臺灣是全球ABF載板主要產地，全球占比約43%。南電和欣興是ABF載板主要供應商，受益于臺灣晶圓制造和封裝的領先地位，兩家公司的收入規模高速增長的同時，毛利率也由2018年10%以下，迅速增長至2022Q3的40%左右。A股市場的ABF載板供應商稀缺，建議關注興森科技。南電收入和毛利率趨勢（億臺幣）欣興收入和毛利率趨勢（億臺幣）Chiplet研發進度不及預期 先進制程提速

54、發展，具備高性價比，造成對先進封裝的需求減弱 TSV中介板方案被其他技術方案取代 行業競爭加劇的風險風險提示分析師承諾負責本研究報告全部或部分內容的每一位證券分析師，在此申明，本報告清晰、準確地反映了分析師本人的研究觀點。本人薪酬的任何部分過去不曾與、現在不與，未來也將不會與本報告中的具體推薦或觀點直接或間接相關。風險提示：投資者自主作出投資決策并自行承擔投資風險，任何形式的分享證券投資收益或者分擔證券投資損失的書面或口頭承諾均為無效。免責聲明本報告并非針對意圖送發或為任何就送發、發布、可得到或使用本報告而使中航證券有限公司及其關聯公司違反當地的法律或法規或可致使中航證券受制于法律或法規的任何

55、地區、國家或其它管轄區域的公民或居民。除非另有顯示，否則此報告中的材料的版權屬于中航證券。未經中航證券事先書面授權，不得更改或以任何方式發送、復印本報告的材料、內容或其復印本給予任何其他人。本報告所載的資料、工具及材料只提供給閣下作參考之用，并非作為或被視為出售或購買或認購證券或其他金融票據的邀請或向他人作出邀請。中航證券未有采取行動以確保于本報告中所指的證券適合個別的投資者。本報告的內容并不構成對任何人的投資建議，而中航證券不會因接受本報告而視他們為客戶。本報告所載資料的來源及觀點的出處皆被中航證券認為可靠，但中航證券并不能擔保其準確性或完整性。中航證券不對因使用本報告的材料而引致的損失負任

56、何責任，除非該等損失因明確的法律或法規而引致。投資者不能僅依靠本報告以取代行使獨立判斷。在不同時期，中航證券可發出其它與本報告所載資料不一致及有不同結論的報告。本報告及該等報告僅反映報告撰寫日分析師個人的不同設想、見解及分析方法。為免生疑，本報告所載的觀點并不代表中航證券及關聯公司的立場。中航證券在法律許可的情況下可參與或投資本報告所提及的發行人的金融交易，向該等發行人提供服務或向他們要求給予生意，及或持有其證券或進行證券交易。中航證券于法律容許下可于發送材料前使用此報告中所載資料或意見或他們所依據的研究或分析。我們設定的上市公司投資評級如下：買入：未來六個月的投資收益相對滬深300指數漲幅1

57、0%以上。持有：未來六個月的投資收益相對滬深300指數漲幅-10%-10%之間賣出：未來六個月的投資收益相對滬深300指數跌幅10%以上。我們設定的行業投資評級如下：增持：未來六個月行業增長水平高于同期滬深300指數。中性：未來六個月行業增長水平與同期滬深300指數相若。減持：未來六個月行業增長水平低于同期滬深300指數。中航科技電子團隊介紹：首席：趙曉琨十六年消費電子及通訊行業工作經驗，曾在華為、阿里巴巴、摩托羅拉、富士康等多家國際級頭部品牌終端企業，負責過研發、工程、供應鏈采購等多崗位工作。曾任職華為終端半導體芯片采購總監，阿里巴巴人工智能實驗室供應鏈采購總監。長期專注于三大方向：1、半導體及硬科技；2、智慧汽車及機器人；3、大勢所趨的新能源。分析師：劉牧野約翰霍普金斯大學機械系碩士，2022年1月加入中航證券。擁有高端制造、硬科技領域的投研經驗，從事科技、電子行業研究。