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1、半導體行業專題：先進封裝超越摩爾定律，晶圓廠和封測廠齊發力行業研究行業研究 行業專題行業專題電子電子 半導體半導體投資評級：優于大市投資評級：優于大市(維維持持)證券研究報告證券研究報告|2024|2024年年0909月月1919日日證券分析師：詹瀏洋010- S0980524060001證券分析師：胡劍證券分析師：胡劍021- S0980521080001證券分析師：胡慧證券分析師：胡慧021- S0980521080002證券分析師：葉子0755- S0980522100003聯系人：李書穎聯系人：李書穎0755-請務必閱請務必閱讀正文之后的免責聲明及其項下所有內讀正文之后的免責聲明及其項

2、下所有內容容一方面，當前先進芯片發展面臨“存儲墻”“面積墻”“功耗墻”和“功能墻”,僅依靠先進制程無法解決，先進封裝成為重要助力。另一方，隨著工藝制程進入10nm以下，芯片設計成本快速提高。根據IBS的數據，16nm工藝的芯片設計成 本為1.06億美元，5nm增至5.42億美元。同時，由于先進制程越來越接近物理極限，摩爾定律明顯放緩，側重封裝技術的 More than Moore路徑越來越被重視。根據Yole的預測，2023年全球先進封裝營收為378億美元，2029年增長到695億美元，2023-2029年的CAGR達10.7%。其中2.5D/3D封裝增速最快；高端封裝市場規模將從2023年的

3、43億美元增長至2029年的280 億美元，CAGR達37%;先進封裝領域資本開支將從2023年的99億美元提高至2024年的115億美元。先進封裝技術多樣，目的是提高集成度和性能并降先進封裝技術多樣，目的是提高集成度和性能并降低成本低成本先進封裝技術包括FO(扇出型封裝)、WLCSP(晶圓級芯片規模封裝)、FCCSP(倒裝芯片級封裝)、FCBGA(倒裝芯片球 柵陣列封裝)、2.5D封裝、3D封裝、ED(芯片封裝)、SiP(系統級封裝)等。相比傳統封裝技術，先進封裝由有線變為 無線，從芯片級封裝拓展至晶圓級封裝，從單芯片封裝拓展至多芯片封裝，從2D封裝拓展至2.5D/3D封裝，從而縮小封裝 體

4、積、增加1/0數、提高集成度和性能，并降低成本。Chiplet(芯粒/小芯片)是后摩爾時代的重要路徑，相比SoC,具 有更高的靈活性、可擴展性和模塊化，根據martket.us的預測，全球Chiplet市場規模將由2023年的31億美元增長至2033 年的1070億美元，CAGR 約42.5%。請務必閱讀正文之后的免責聲明及其項下所有內容先進封裝超越摩爾定律，晶圓廠和封測廠先進封裝超越摩爾定律，晶圓廠和封測廠齊發力齊發力 后摩爾時代，先進封裝獲重視后摩爾時代，先進封裝獲重視先進封裝超越摩爾定律，晶圓廠和封測廠先進封裝超越摩爾定律，晶圓廠和封測廠齊發力齊發力晶圓廠和封測廠均積極布局先進封裝晶圓廠

5、和封測廠均積極布局先進封裝，相互之間既有競爭也有合作，相互之間既有競爭也有合作晶圓廠依靠前道工藝優勢入局先進封裝。先進封裝，尤其是高端封裝的實現越來越依賴前道技術，臺積電、英特爾和 三星等晶圓廠優勢突出，憑借先進封裝需求走高，2023年臺積電、英特爾、三星的封裝收入分別位列全球第三到第五。臺積電：臺積電：2008年成立集成互連與封裝技術整合部門，專門研究先進封裝技術，重心發展扇出型封裝InFO、2.5D封裝CoWoS和3D封裝 SoIC。英偉達H100、A100、B100均采用CoWoS封裝，在A1強勁需求背景下，臺積電CoWoS產能持續緊張，除持續擴產外，臺積電也 積極與OSAT廠商合作。臺

6、積電表示未來只會專注最前沿的后道技術。三星：三星：提供2.5D封裝I-Cube、3D封裝X-Cube等，2022年12月在半導體業務部門內成立先進封裝(AVP)業務團隊，2024年7月AVP業 務團隊重組為AVP開發團隊，以加強2.5D、3D等先進封裝技術。英特爾：英特爾：提供2.5D封裝EMIB、3D封裝Foveros等。0 0SATSAT 廠商發力先進封裝以獲取價值增量。廠商發力先進封裝以獲取價值增量。相比傳統封裝，先進封裝不僅需求增速更高，在產業鏈中的價值占比也更高，傳統0SAT(0utsourced Semiconductor Assembly and Testing,委外半導體封測)

7、大廠如日月光、長電科技等為了獲 取更高的市場份額和價值量，均在大力發展先進封裝技術，2023年前六大OSAT廠商約41%資本開支投向了先進封裝。投資策略：投資策略：推 薦長電科技、通富微電、偉測科技等。長電科技、通富微電、偉測科技等。風險提示：風險提示：國產替代進程不及預期；下游需求不及預期；行業競爭加劇的風險；國際關系發生不利變化的風險。請務必閱讀正文之后的免責聲明及其請務必閱讀正文之后的免責聲明及其項下所有內容項下所有內容01 后摩爾時代，先進封裝獲重視后摩爾時代，先進封裝獲重視02 晶圓廠依靠前道工藝優勢入局先進封裝晶圓廠依靠前道工藝優勢入局先進封裝03 OSAT廠商發力先進封裝以獲取價

8、值廠商發力先進封裝以獲取價值增量增量04 先進封裝標的推薦先進封裝標的推薦請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容目錄目錄后摩爾時代，先進封裝獲重后摩爾時代，先進封裝獲重視視芯片封裝和測試是芯片制造的關鍵一環。芯片封裝是用特定材料、工藝技術對芯片進行安放、固定、密封，保護芯片性 能，并將芯片上的接點連接到封裝外殼上，實現芯片內部功能的外部延伸。芯片封裝完成后，芯片測試確保封裝的芯片符 合性能要求。通常認為，集成電路封裝主要有電氣特性的保持、芯片保護、應力緩和及尺寸調整配合四大功能。半導體產業垂直分工造就專業委外封裝測試企業(0SAT)。半導體企業

9、的經營模式分為IDM(垂直整合制造)和垂直分工 兩種主要模式。IDM模式企業內部完成芯片設計、制造、封測全環節，具備產業鏈整合優勢。垂直分工模式芯片設計、制 造、封測分別由芯片設計企業(Fabless)、晶圓代工廠(Foundry)、封 測 廠(OSAT)完成，形成產業鏈協同效應。來料檢查 Incoming Inspection貼膜貼膜 Tape Attaching磨片磨片BackgrindingIDM模模 式式設計設計制造制造封測封測英英特爾、三星、德州儀特爾、三星、德州儀器器英偉達、高通、圣邦股份英偉達、高通、圣邦股份臺積電、中芯國際、華虹半導體日月光、長電科技、通富微電日月光、長電科技、

10、通富微電芯片封裝測試隨半導體芯片封裝測試隨半導體產業發展重要性日漸提升產業發展重要性日漸提升圖：半導體企業的主要經營模式圖：半導體企業的主要經營模式Fabless+Foundry+OSAT圖：半導體封裝工藝示意圖：半導體封裝工藝示意資料來源：華虹公司招股說明書，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容資料來源：上海新陽招股說明書，國信證券經濟研究所整理塑封塑封Molding 品質檢驗品質檢驗 QualyQualy A Assurancessurance鍵合鍵合wire Bonding 產品出貨產品出貨 Shipping去毛刺、電鍍去毛刺、電鍍Defkashing.pl

11、ating切筋打膏切筋打膏TrimmingTrimming&FormingForming貼片 Water Mounting裝裝 片片Dle Ataching制造制造封測封測設計設計劃片劃片 picingpicing封測行業隨半導體制造功能、性能、集成度需封測行業隨半導體制造功能、性能、集成度需求提升不斷迭代新型封裝技術。迄今為止全球集成電路封裝求提升不斷迭代新型封裝技術。迄今為止全球集成電路封裝技術一共經歷 了五個發展階段。當前，全球封裝行業的主流技術處于以了五個發展階段。當前，全球封裝行業的主流技術處于以CSPCSP、BGABGA為主的第三階段，并向以系統級封裝為主的第三階段，并向以系統級封

12、裝(SiP)(SiP)、倒裝焊封 裝裝(FCFC)、芯片上制作凸點芯片上制作凸點(BumpingBumping)為代表的第四階段和第五階段封裝技為代表的第四階段和第五階段封裝技術邁進。術邁進。全球半導體封裝行業保持穩定增全球半導體封裝行業保持穩定增長，先進封裝市場規模將于長，先進封裝市場規模將于20272027年首次超過傳統封裝。根據年首次超過傳統封裝。根據SemiconductorSemiconductorEngineering 預測，全球半導體封裝市場規模將由2020年650.4億美元增長至2027年1186億美元，復合增長率為6.6%。先進封裝復合增長率超過傳統封裝，有望于2027年市場

13、規模超過傳統封裝，達到616億美元。圖：半導體封裝發展歷史圖：半導體封裝發展歷史 圖：全球半導體封裝市場規模預測$140 0B$120 0B$100 0B階段階段 時間時間封裝封裝 具體典型的封裝形式具體典型的封裝形式第一階段第一階段20世紀70 年代以前通孔插裝型封裝晶體管封裝(TO)、陶瓷雙列直插封裝(CDIP)、塑料雙列直插 封裝(PDIP)第二階段第二階段20世紀80 年代以后表面貼裝型封裝塑料有引線片式載體封裝(PLCC)、塑料四邊引線扁平封裝 (PQFP)、小外形表面封裝(SOP)、無引線四邊扁平封裝(PQFN)、小外形晶體管封裝(SOT)、雙邊扁平無引腳封裝 (DFN)第三階段第

14、三階段20世紀9 年代球柵陣列封裝(BGA)塑料焊球陣列封裝(PBGA)、陶瓷焊球陣列封裝(CBGA)、帶 散熱器焊球陣列封裝(EBGA)、倒裝芯片焊球陣列封裝(FC-BGA)$80.0B$60.0B$40.0B$20.0B$0.0B2020晶圓級封裝(WLP)芯片級封裝(CSP)第四階段第四階段引線框架CSP封裝、柔性插入板CSP封裝、剛性插入板CSP封裝、圓片級CSP封裝20世紀末 開始多芯片組封裝(MCM)多層陶瓷基板(MCM-C)、多層薄膜基板(MCM-D)、多層印制 板(MCM-L)系統級封裝(S1P)維立體封裝(3D)芯片上制作凸點(Bumping)第五階段第五階段21世紀前 10

15、年開始微電子機械系統封裝(MEMS)202$27.7B$33.1 Advanced 7 B資料來源：甬矽電子招股說明書，國信證券經濟研究所整理資料來源：甬矽電子招股說明書，國信證券經濟研究所整理 資料來源：Semiconductor Engineering,國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容晶圓級系統封裝-硅通孔(TSV)倒裝焊封裝(FC)表面活化室溫連接(SAB)扇出型集成電路封裝(Fan-Out)扇入型集成電路封裝(Fan-in)芯片封裝測試隨半導體芯片封裝測試隨半導體產業發展重要性日漸提升產業發展重要性日漸提升2

16、020-2027,Semiconductor Packaging,Mainstream$37.7BTotal$46.$65.4B$80.2023$36.5B2024$41.5B$50.5B2025$46.5B$53.3B$87.0B2026027Market Forecast$50.6B$54.7B$55.9B$55.2B$94.8B$101.2B$61.6B$56.2B$57.0B$105.8B$112.1B$118.6B9 B 6 B2022 “存儲墻存儲墻”:處理器算力超過存儲芯片存取能力，導致綜合算力被存儲器制約。2000-2020年間處理器的峰值算力 每兩年增長3.1倍，而動態存儲器

17、的帶寬每兩年增長1.4倍，存儲器的發展速度遠落后于處理器，相差1.7倍?；谙冗M 封裝的近存計算是解決途徑之一?！懊娣e墻面積墻”:芯片制程相同時，通過增大芯片面積可以 集成更多的晶體管數量，從而提升芯片的性能。但單顆芯 片尺寸受限于光刻機的光罩極限，且芯片制造良率隨尺寸 增大而降低，從而增加成本。當前先進的EUV光刻機的最大 光罩面積為26 mm33 mm。通過先進封裝技術集成多顆芯 片是解決“面積墻”的低成本主流方案?！肮膲膲Α?近年來單個GPU和CPU的熱設計功耗(TDP)逐年增大，由多個GPU芯片和HBM陣列組成的系統，其TDP可 能突破萬瓦級，熱設計者將面臨極大的挑戰?！肮δ軌?/p>

18、能墻”:單一襯底可實現的功能有限，可通過多芯 片異質集成技術，將傳感、存儲、計算、通信等不同功能 的元器件集成在一起。請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容熱設計功耗/W1000+高 功 率GPU800 高功率CPU臺式機600 移動設備4002002012 2014 2016 2018 2020 2022 2024年 份(c)功耗墻SiP 焊料發射頻基板(d)功能墻當前先進芯片發展面臨前先進芯片發展面臨“存儲墻存儲墻”“”“面積墻面積墻”“”“功耗墻功耗墻”和和“功能墻功能墻”,”,僅依靠先進制程無法解決，先進封裝成為重僅依靠先進制程無法解決

19、，先進封裝成為重 要助力。要助力。1000000 計算算力：90000倍/20年(3.1倍/2年)100000 存儲帶寬：30倍/20年(1.4倍/2年)10000 互連帶寬：30倍/20年(1.4倍2年1000100100.10.011996 199920022005 2008 201120142017 2020后摩爾時代，先進封裝獲重視后摩爾時代，先進封裝獲重視資料來源：曹立強、侯峰澤，先進封裝技術的發展與機遇資料來源：曹立強、侯峰澤，先進封裝技術的發展與機遇,前瞻科技雜志，前瞻科技雜志，20222022年第年第3 3期期”集成電路科學與工程?？呻娐房茖W與工程?？?”,國信證券經濟國

20、信證券經濟研究所整理研究所整理圖：當前先進芯片發展面臨圖：當前先進芯片發展面臨“存儲墻存儲墻”“”“面積墻面積墻”“”“功耗墻功耗墻”和和“功能墻功能墻”年份(a)存儲墻閃存 字儲器處理器 波導時 間(b)面積墻探測器 光數字歸一化擴展光探測器先進制程的成本快速提升且接近物理極限，先進封裝獲重視。隨著工藝制程進入10nm以下，芯片設計成本快速提高。根 據International Business Strategies (IBS)的數據，16nm工藝的芯片設計成本為1.06億美元，5nm增至5.42億美元。同時，由于先進制程越來越接近物理極限，摩爾定律明顯放緩，側重封裝技術的More than

21、 Moore路徑越來越被重視。臺積電早已入局先進封裝，近年約臺積電早已入局先進封裝，近年約10%10%資本開支主要用于先進封裝。臺積電在追求先進制程的同時，早在資本開支主要用于先進封裝。臺積電在追求先進制程的同時，早在2 2008年便成立 集成互連與封裝技術整合部門入局先進封裝，目前已形成門入局先進封裝，目前已形成CoWoS、InFO、SoIC技術陣列。近年來，臺積電每年資本開支技術陣列。近年來，臺積電每年資本開支中中 約10%投入先進封裝、測試、光罩等。SoICInFO-3D3DFabric2.5D PackagingCoWoSOCoWoS-13D Packaging2D Packaging

22、InFO_oSnFO_BTime資料來源：臺積電，國信證券經濟研究所整理5580M5542.2Mion5435MSotware5290M5174 aM5145Mation528.550M7nm Snm后摩爾時代，先進封裝獲重視后摩爾時代，先進封裝獲重視圖：芯片設計成本隨著先進制程快速提升圖：芯片設計成本隨著先進制程快速提升 圖：臺積電先進封裝技術圖：臺積電先進封裝技術資料來源：IBS,國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容ntegration nec t Density順0InFOCoWoS-RSonyPTIHuatian

23、SK Hynix_TSMCAmkor41%2023$9.9BSamsungIntel20232023年先進封裝領域資本開支為年先進封裝領域資本開支為9999億美元。億美元。根據Yole的數據，2023年先進封裝領域資本開支為99億美元，主要來自臺積 電、英特爾、三星、SK海力士等半導體大廠，以及安靠、日月光、長電科技等頭部0SAT廠商。Yole 預計2024年先進封裝領 域資本開支將增加到115億美元。先進封裝約占IDM/晶圓代工廠2023年資本開支的9%;約占頭部OSAT資本開支的41%。$9.9B37%30%-31%2022 2023-Capital Intensity%20232023年

24、先進封裝領域資本開年先進封裝領域資本開支為支為9999億美元億美元資料來源：資料來源：Yole,Yole,國信證券經國信證券經濟研究所整理濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容Top 6 OSAT Total CapEx(2023)$3.9BIDM/Foundry Total CapEx(2023)$92BTFMEASE JCETad kaangci9%gdnecv圖：先進封裝領域資本開支圖：先進封裝領域資本開支2024Q42023estimationigdnegcancvOthers 59%2023-20292023-2029年全

25、球先進封裝營年全球先進封裝營收收CAGRCAGR為為1111%。根據Yole的預測，2023年全球先進封裝營收為378億美元，占半導體封裝市 場的44%,預計2024年將增長13%至425億美元，2029年增長至695億美元，CAGR達11%,其中2.5D/3D封裝增速最快。從從2019-20292019-2029年先進封裝年先進封裝1/01/0間距和間距和RDLRDL線寬線寬/線距的技術路線來看，呈縮小趨勢。其中錫球線距的技術路線來看，呈縮小趨勢。其中錫球1/01/0間距在300 m不變，RDL 線 寬/線距從5/5 m縮小至2/2 m,微凸塊間距由80-40 m縮小至50-40 m?；旌湘I

26、合(Hybrid Bonding)使金屬-金屬 氧化物-氧化物面對面堆疊成為可能，可使凸塊間距小于10 m,用 在W2W(wafer-to-wafer)和D2W(die-to-wafer)中。package2029$2.2Bdie$9.3B2023$37.8B$1.7B$7.2B$16.6B10.2B$2B CAGR3-29:11%Bump i/o pitch is scaling much faster than Ball/o pitch which drives a finer RDLLs at IC substrate package level.資料來源：Yole,國信證券經濟研究所整

27、理預計預計2023-20292023-2029年全球先進封裝營收年全球先進封裝營收CAGR為為11%11%圖：先進封裝市場規模預測圖：先進封裝市場規模預測資料來源：Yole,國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容Roadmaprepresents minimum values at HVM production Does not include R&D capability3DStPitchBump l/oPitchRDLL/sPCBSchematic not drawn to scale80 to 40 m 50 to 40 m圖：先進封裝圖：先進封裝1/01/0

28、間距和間距和RDLRDL線寬線寬/線距的技術路線線距的技術路線5/5 m 2/2 m202310-5m10-8 System in Flip chip WLCSPEmbeddedPitch Chip 1 Ch 220279-62019N2WD2W 2.5/3DFan out2025miatcllhI/o$69.5B40-10 m300 m$27.6B$2.3B20212025B預計2023-2029年全球高端封裝市場規模CAGR達37%。根據Yole的預測，高端封裝市場規模將從2023年的43億美元增長至 2029年的280億美元，CAGR 達37%;高端封裝數量將從2023年的6.27億增長

29、至2029年的56億，CAGR 達44%。按終端市場來看，2023年最大的應用是通訊/基礎設施，占比超過67%;2023-2029年CAGR最高的應用是移動/消費電子，達50%。按技術來看，3D堆疊存儲(包括HBM、3DS、3D NAND、CBA DRAM)占比最大，預計2029年貢獻超過70%;2023-2029年增速較高的平臺 是CBA(CMOS鍵合陣列)DRAM、3D SoC、有 源Si Interposer、3D NAND堆棧和嵌入式Si橋。HBM3DS$22MCAGR10%3DNAND$67MCAGR20%2023$0.36BCAGR 35%CAGR 41%8BCAGR 40%$59

30、MCAGR23-2g:+37%$5.4BCAGR 74%$176M預計預計2023-20292023-2029年全球高端封裝年全球高端封裝市場規模市場規模CAGR達達37%37%圖：圖：2023-20292023-2029年高性能封裝各技術平臺規模預測年高性能封裝各技術平臺規模預測 圖：圖：20242024年高年高性能封裝的性能封裝的I/0I/0密度和間距密度和間距資料來源：Yole,國信證券經濟研究所整理請 務 必 閱 讀 正 文 之 后 的 免 責 聲 明 及 其 項 下 所 有 內 容UHD FOCBA DRAM Co-EMIB Si BridgeSi InterposerMold In

31、terposer3D SoC Active Si Interposer資料來源：資料來源：Yole,Yole,國信證券經濟研究所整理國信證券經濟研究所整理$6.64B$3.9BGR 650%$3.5BCA ACR 15%2029$28.4B$0.29B CAGR9%$4.34B$3.8B$1.5B1/O d e n s i t y*(1/O p e r m m )$198M$74M$OM$22$86$12M F0(Fan-0ut,扇出型封裝):基于晶圓重構技術，將切割后的好芯片重新放置在載板上，芯片間距離視需求而定，布 線可在芯片內和芯片外，可提供更多的1/0數量，包括晶圓級扇出型(Fan-o

32、ut Wafer Level Packaging,FOWLP)和面板 級扇出型(Fan-out Panel Level Packaging,FOPLP)。與之相對的FI(Fan-In,扇入型封裝)布線均在芯片尺寸內。WLCSP(Wafer Level Chip Scale Packaging,晶圓級芯片規模封裝晶圓級芯片規模封裝):):將晶將晶圓級封裝圓級封裝(WLP)和芯片尺寸封裝和芯片尺寸封裝(CSP)合為一體的封裝技術。WLP 是直接在晶圓上進行大部分或全部的封裝測試程序，之后再進行切割；與之相對的傳統工藝是 將單個芯片從晶圓上切割后再進行封裝測試。CSP是指整個package的面積相比

33、于silicon 總面積不超過120%的封裝技術。Wafer Dicing PackagingTraditional PackagingDicingWafer PackagingWafer Level PackagingFan-In WLPAll RDL traces are routed in towards the center of the die資料來源：資料來源：ASE,ASE,國信證券經國信證券經濟研究所整理濟研究所整理Fan-Out WLPRDL traces are routed both inwards and outwards beyond the limits of th

34、e die先進封裝先進封裝技術技術F0、WLCSP圖：晶圓級封裝和傳統封裝圖：晶圓級封裝和傳統封裝請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容資料來源：Semi Taiwan,semiengineering,晶化科技，國信證券經濟研究所整理圖：扇出型封裝和扇入型封裝圖：扇出型封裝和扇入型封裝 FC(Flip Chip,倒裝芯片):將芯片翻轉使電氣面朝下，通過凸點與基板連接；BGA(Ball Grid Array,球柵陣列):用焊球代替傳統周邊引腳。FCCSP(Flip Chip Chip Scale Package,倒裝芯片級封裝倒裝芯片級封裝)與與

35、FCBGA(Flip Chip Ball Grid Array,倒裝芯片球柵陣 列封裝)相比，除整體尺寸更小外，在外形上沒有明顯差異，先進封裝技術先進封裝技術FCBGA、FCCSP資料來源：三星電機，國信證券資料來源：三星電機，國信證券經濟研究所整理經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容BumpingFlipPackaging半導體Chip圖圖：FCCSP和和FCBGA封裝技術封裝技術1501200umTbstrate先進封裝技術先進封裝技術2.52.5D/3D2.5D 封裝：封裝：將多個芯片通過中介層(Interposer)連接

36、，提高XY面密度，可以在保持性能的同時降低成本、提高良率，具有更好的靈活性和可擴展性。3D封裝：直接在芯片上打孔和布線，實現Z方向的芯片堆疊和連接。目前在存儲領域應用較多。TSV(Through Silicon Via,硅通孔)技術可以實現硅片內部垂直電互聯，是實現2.5D、3D先進封裝的關鍵技術之一。相比平面互連，TSV 可減小互連長度和信號延遲，降低寄生電容和電感，實現芯片間低功耗和高速通信。SotPCB 2.5DpackageInterposerSubstrateMicro bumpTSVnePackage Substrate or PCB Package Substrate or PC

37、B資料來源：SemiWiki,國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容2.5D IC 3D IC圖：圖：2 2D、2.5D、3D封裝技術封裝技術圖圖：ED封裝技術封裝技術Mount Components on SESUB SubstrateEmbedded ICSESUB Module cross-section資料來源：資料來源：ASEASE 官網，國信證券經濟研究所整理官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明請務必閱讀正文之后的免責聲明及其項下所有內容及其項下所有內容 ED(Embedded Die,嵌入式芯片封裝):將芯片嵌入基板內部，而非安裝在

38、基板表面上，可以縮短電路長度，提高電氣 性能，減小封裝尺寸。根據根據martket.usmartket.us的預測，的預測，EDED封裝市場規模將由封裝市場規模將由20232023年的年的0.950.95億美億美元增長至元增長至20332033年的年的6.096.09億美元，億美元，CAGCAG R約20%。先進封裝技術先進封裝技術ED資料來源：market.us,國信證券經濟研究所整理圖：全球圖：全球ED封裝市場封裝市場規模規模280um(Max.)SiP(System in Package,系統級封裝系統級封裝):):根據國際半導體路線根據國際半導體路線組 織織(ITRS)的定義，的定義，

39、SiP是將多個具有不同功能的有源電子元件與可是將多個具有不同功能的有源電子元件與可 選無源器件，以及諸如選無源器件，以及諸如MEMS或者或者光學器件等其他器件組裝到一起，實光學器件等其他器件組裝到一起，實 現一定功能的單個標準封裝件，形成一個系統或者現一定功能的單個標準封裝件，形成一個系統或者子系統。子系統。SiP封裝內部可能用到倒裝芯片、芯片堆疊、晶圓級封裝等多種封 裝技術。Telecom&InfrastructureFlip Chip/Wire-Bond SiP$11.4B,54%Fan Out SiP$1.6B,7%2.5D/3D SiP$8.3B,39%TotalTotal202220

40、22$21.2B$7.5B$718M$59M$22M$9M$263M$28M$0.5M$1M$481M$1.2B$10.2B$335M$360M$0.1MTOTALTOTAL$19.0B$19.0B$1.4B$1.4B$0.5B$0.5B$0.3B$0.3B$0.03B$0.03B$0.001B$0.001BSHARE89%7%2.5%.4%0.1%0.002%CAGR 22-28+6.5%+20.3%+13.5%+15.3%+5.7%+2.6%SiP:System-in-Package資料來源：資料來源：YoleYole,國信證券經濟研究所整理國信證券經濟研究所整理請 務 必 閱 讀 正 文

41、 之 后 的 免 責 聲 明 及 其 項 下 所 有 內 容請 務 必 閱 讀 正 文 之 后 的 免 責 聲 明 及 其 項 下 所 有 內 容圖圖：SiP 技術技術先進封裝技術先進封裝技術SiP14 m十資料來源：日月光官網，國信證券經濟研究所資料來源：日月光官網，國信證券經濟研究所整理整理圖：圖：20202222年全球年全球SiPSiP市場規市場規模模Automotive&ionHeterogeneousComponentsSystem-in-Package(SiP)KfspDie 140nm Fab1Mobile&ConsumeIntegrationMedicalMEMSU5L Chi

42、plet(芯粒/小芯片):指預先制造好、具有特定功能、可組合集成的晶片(Die),可以組合起來創建更大的系統 或集成到現有芯片中，允許系統設計人員混合和匹配不同的芯片功能，以創建定制和優化的解決方案。相比SoC,具有更 高的靈活性、可擴展性和模塊化。根 據martket.us 的預測，全球Chiplet 市場規模將由2023年的31億美元增長至2033年的1070億美元，CAGR 約42.5%。從產 品來看，2023年CPU Chiplet占比超過41%。CPU ChipletsMemory Chiplets Sensor Chiplets107.010075.18052.737.04026.

43、018.212.83.102023 2024 2025 2026 2027 2028 2029 2030 2031 2032 2033r Rw lf:GroW42.5%i f ti dU r:ket$107.0B aul marketusSDMane3s3a0cor 2ForezeheSToilAGketCaeMtheAtThDesign CostHighLowPower UsageLowerHigherSizeSmallerLargerYieldLowerHigherDesign FlexibilityLowHighDevelopment TimeLongShortchipletGPU7nm

44、CPUCPU7nmPcleI/OChipletChiplet 是后摩爾時代的重要路徑是后摩爾時代的重要路徑資料來源：TrendForce,國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內請務必閱讀正文之后的免責聲明及其項下所有內容容GlobalChiplets MarketSize,by Type,2023-2033(USD Billion)GPU ChipletsNetworking Chiplets資料來源：market.us,國信證券經濟研究所整理圖：圖：ChipletChiplet和和SoCSoC對比對比圖：全球圖：全球ChipletChiplet 市場下游分布市場下游

45、分布SENSOR 28nm/O22nmGPUPCleSOMOCSENSORMEMORYSoC4.49.06.3ORY1202060 UCleUCle標準：標準：2022年3月，Intel、AMD、ARM、高通、三星、臺積電、日月光、Google Cloud、Meta和微軟等公司聯合推 出“Universal Chiplet Interconnect Express”(通用芯?；ミB，簡稱“UCle”),作 為Die-to-Die互連標準，主要 目的是統Chiplet 之間的互連接口標準，打造一個開放性的Chiplet 生態系統。Promoter MembersAlibaba Group AMDa

46、 arm ASEGROUP Google Cloud intel.XMeta Microsoft nVIDIA.QualconM SAMSUNG命 winb資料來源：UCle 官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容miXeI 愈 NEUCHIPs MEURONIPMEURONIPNswmPHISON ucteSmartDV Tachyum THine3 rucp mt WValensAdopter Members贈云離 BiWIN -gnmt DECA a;ChipletChiplet是后摩爾時代的重要是后摩爾時代的重要路徑路徑Contributor Memb

47、ersAchronix AOVANTEST A器相IAkiostar0.口 s t apmemoy aeMLG 2IGHTMATTE回 MARVEuMhcron neyespoinr proteanSIEMENS BPIL s8ussocionext G 計ogetopus SmmIBM tmecC kiwie血器SMcaOCHPwms JCETJunper WKEYSIGHTBrOteoaROADCoM cdenceCCREDO三GUc圖：圖：UCle聯盟成員聯盟成員Fgis InPsytechARTERism AAyotosCoMIRAmKsg IC C封裝基板封裝基板(ICIC Subs

48、trateSubstrate):在先進封裝中取代傳統引線框架，為芯片提供支撐、散熱和保護作用，也為芯片間 芯片與PCB間提供互連，可在其中埋入無源、有源器件。相比其他PCB板，具有高密度、高精度、薄型化及小型化等特點。根據Yole的數據，全球先進封裝基板市場規模將由2023年的149億美元增至2029年312億美元；2022年中國企業先進封 裝基板全球市占率僅5%。20232023年年9 9月英特爾宣布將在月英特爾宣布將在20302030年前推出用于下一代先進封裝的玻璃基板年前推出用于下一代先進封裝的玻璃基板(Glass(Glass CoreCore SubSubstrate)strate)。

49、這是繼陶。這是繼陶瓷基板、有機基板后的第三種基板，相比有機基板，具有超低的平整度、更好的熱傳導性和電有機基板后的第三種基板，相比有機基板，具有超低的平整度、更好的熱傳導性和電性、更高的互連密度、更低性、更高的互連密度、更低的成本。圖：全球先進封裝基板市場規模圖：全球先進封裝基板市場規模$31,2 B$28,1 B$24,6 B$21,7 B$18,2 B$18,8B$14,9 B$5,5 B$6,2 B$6,8 B2018 2020 2021 2022 2023 2024 2025 2026 2027 2028CostThermal managementApplication rangeSup

50、ply chaindiversificationInterconnectIC封裝基板是先進封裝封裝基板是先進封裝的重要材料的重要材料資料來源：Yole,國信證券經濟研究所整理請務必閱讀正文之后請務必閱讀正文之后的免責聲明及其項下所有內容的免責聲明及其項下所有內容資料來源：Yole,國信證券經濟研究所整理圖：玻璃基板與有機基板對比圖：玻璃基板與有機基板對比density$15,8 B晶圓廠依靠前道工藝優勢入局先進封裝晶圓廠依靠前道工藝優勢入局先進封裝圖：前 十 大 封 裝 廠 商 排 名圖：前 十 大 封 裝 廠 商 排 名2023(Q4-23 estimated)revenue(SM)sm09

51、3ASFW/SPLA wousAmkorTSMCIntaams3CETCrouSamechnoTFMEPowrtech TecholoyTianthui HuatianS1726UTAC16800q-q32021資料來源：Yole,國信證券經濟研究所整理晶圓制造廠在先進封裝中的地位領先。先進封裝，尤其是高端封裝的實現越來越依賴前道技術，混合鍵合技 術(Hybrid Bonding,通過直接銅對銅的連接方式取代 凸點或焊球互連)正成為一種新趨勢。臺積電、英特爾 和三星等晶圓廠優勢突出，憑借先進封裝需求走高，2023年臺積電、英特爾、三星封裝收入分別位列全球第 三到第五。IO pitch(m)Ql

52、 Q2 Q3 Q4 Ql Q4 QI Q2 Q3 Q4 Qi Q4 QI Q2 Q3 Q4 Q1 Q4 Ql Q2 Q3 Q4 QI23 23 23 23 24 22 23 23 23 23 24 22 23 23 23 24 22 23 23 23 23 24Intel TSMC Amkor Samsung Electronics3D Stacked FCBGA FCCSP FO WLCSP FC bumping SiP資料來源：資料來源：Yole,Yole,國信證券經濟研究所整理國信證券經濟研究所整理晶圓廠依靠前道工藝優勢入局先進晶圓廠依靠前道工藝優勢入局先進封裝封裝資料來源：Yole,國

53、信證券經濟研究所整理請 務 必 閱 讀 正 文 之 后 的 免 責 聲 明 及 其 項 下 所 有 內 容ASEw/PLaw/0 Us)Amkor5CET TSMC tnt52 2226s1556siss9+2023 TotI圖：前 五 大 玩 家 先 進 封 裝圖：前 五 大 玩 家 先 進 封 裝 收 入收 入40607 3310712702圖：先 進 封 裝 技 術 參 與 者圖：先 進 封 裝 技 術 參 與 者AmkorTSMC cErn2022 revenue (SM)2021 revenue(SM)ASEw/SPIL&w/o USIRevenue(sM)1638 ASE w/SP

54、LAw/o Us)23 24 22Q4 Ql 22 235531024095Q2 Q3 23 2323941902Q4 Q13100029Tanthul Huat57092ech Techno4841147UTACUTACTFME55122TFME6061Sam44500圖：臺積電圖：臺積電3 3DFabricDFabric 技術平臺技術平臺3DFabricAdvanced PackageCoWoSO InFO TSMC-SoICEDA八八nsysMicroncdenceSAMSUNGMemoryASE GROUPSynOPSySSynOPSySTERADYNEEDA IP DCAVCA Me

55、mory OSAT Substrate Testing2008年臺積電成立集成互連與封裝技 術整合部門，專門研究先進封裝技術，重 心發展扇出型封裝InFO、2.5D封裝CoWoS 和3D封裝SolC。2011年推出CoWoS,2012 與賽靈思在FPGA上合作量產；2014年投入 InFO研發，2016年獲得蘋果A10訂單；2018年公開SoIC技術，2022年量產，AMD 是首發客戶。2020年臺積電宣布將其2.5D和3D封裝產 品合并為一個全面的品牌3DFabric技術，進一步將制程工藝和封裝技術深度整合；2022年宣布成立臺積電開放創新平臺(0IPQ)3DFabric 聯盟，以進一步加速

56、 3D IC生態系統的創新及完備。先進封裝布局先進封裝布局臺積電臺積電armcdence請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容IP DCAVCA MemoryADVANTESTcdenceOSAT Substrate Testing資料來源：臺積電官網，國信證券經濟研究所整理SK hynixalchipIBIDENAmkorUnimicron重SilicoNCREATioNSynOPSysGUCAlpha CoWoS(Chip-on-Wafer-on-Substrate):一種2.5D封裝技術，根據中介層的不同，臺積電CoWoS 封裝技術包括C

57、oWoS-S(Silicon Interposer)、CoWoS-R(RDL Interposer)以及CoWoS-L(Local Silicon Interconnect and RDL Interposer)三種類型。英偉達英偉達H100H100、A A100100、B100B100采用臺積電采用臺積電CoWoSCoWoS技術。技術。TrendForcTrendForc e 預計臺積電預計臺積電20242024年年CoWosCoWos總產能增長總產能增長150%,150%,年底達到月產能年底達到月產能 接近接近4040K,2025K,2025 年再增長年再增長7 7成，其中英偉達需求占比近

58、成，其中英偉達需求占比近半。半。CoWoS-RRDL InterposerTop diesSOCbumpRDL InterposerC4PCB SubstrateCoWosChip-on-Wafer-on-Substrate資料來源：臺積電官網，國信證券經濟研究所整理Suh strate先進封裝布局先進封裝布局臺積電臺積電資料來源：臺積電官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容CoWoS-LLSI+RDL InterposerHBMInterposerSoCSubstratePCB SubstrateBGA圖：臺積電圖：臺積電CoWoSCoWoS封裝技術封裝技術

59、圖：臺積電圖：臺積電CoWoSCoWoS封裝技術封裝技術ing InFO(Integrated Fan-0ut):晶圓級系統集成技術，具有高密度RDL(重新分布層)和TIV(Through InF0 Via),可 實 現高密度互連和性能。臺積電InFO封裝技術包括InF0_oS(InF0 on Substrate)、InFO_PoP(InF0 Package onPackage)兩種類型，其中InF0_PoP是業界首款3D晶圓級扇出封裝。蘋果自iPhone 7 A10處理器之后A處理器均采用臺積電InFO 封裝。圖：臺積電圖：臺積電InFO封裝技封裝技術術InF0_oS InF0_PoPInF

60、0 Chip A Chip B DRAM先進封裝布局先進封裝布局臺積電臺積電資料來源：臺積電官網，國信證券經濟研究所整理資料來源：臺積電官網，國信證券經濟研究所整理請務必閱請務必閱讀正文之后的免責聲明讀正文之后的免責聲明及其項下所有內及其項下所有內容容SubstrateLogic先進封裝布局先進封裝布局臺積電臺積電 SolC(System-on-Integrated-Chips):推進異構小芯片 集成的3D封裝技術，將有源和無源芯片集成到一個新的集成SoC系統中，該系統與原生SoC在電氣上相同，具有體積小、超 高密度垂直堆疊、性能高、低功耗的特點。臺積電SoIC封裝技 術包括SoIC-CoW(

61、SoIC-Chip on Wafer)、SolC-WoW(SoIC-Wafer on Wafer)兩種類型。SoIC技術可以集成到CoWoS和InF0技術中。AMD M1300搭配使 用SolC 和CoWoS封 裝SoIC-WoWUntested Wafer 1冒 圍Wafer on WaferStacking圖：臺積電圖：臺積電SoICSoIC 技術可與技術可與CoWoSCoWoS 和和InFInF0 0 配合配合SoC TSMC-SoICCoWoSInFO_PoP資料來源：臺積電官網，國信證券經濟研究所資料來源：臺積電官網，國信證券經濟研究所整理整理請務必閱讀正文之后的免責聲明及其項下所有

62、內容請務必閱讀正文之后的免責聲明及其項下所有內容SoIC-CoW資料來源：臺積電官網，國信證券經濟研究所整理Wafer Bumping Wafer Probing圖：臺積電圖：臺積電SoICSoIC 封裝技術封裝技術Dicing for PackagingUntested Wafer 22022年1212月，三星電子在半導體業務部門內成立先進封裝月，三星電子在半導體業務部門內成立先進封裝(AdvancedAdvanced PackagingPackaging,AVPAVP)業務團隊，以加業務團隊，以加強先進封裝技強先進封裝技 術，并在各業務部門之間創造協同效應；，并在各業務部門之間創造協同效應

63、；20242024年年7 7月月AVPAVP業務團隊重組為業務團隊重組為AVPAVP開發團隊，目的是搶占開發團隊，目的是搶占2.52.5D D、3D3D等新封裝等新封裝技術。AVP團隊可為客戶和產品量身定制先進封裝技術和解決方案，并將其商業化。同時特別致力于開發基于RDL(重 布 線 層)Si Interposer(硅中介層)/Bridge (硅橋接)和TSV(硅通孔)堆疊技術的下一代2.5D和3D高級封裝解決方案。2023年三星成立MDI(多芯片集成)聯盟。晶圓制造晶圓制造凸凸 塊塊封裝封裝測試測試邏輯芯片C4 焊錫凸塊晶圓制造后晶圓測試中介層銅凸塊組裝封裝測試硅電容器微凸塊焊錫先進封裝布局

64、先進封裝布局三星三星資料來源：三星官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容圖：三星一圖：三星一站式的全面封裝服站式的全面封裝服務務先進封裝布局先進封裝布局三星三星 I-Cube:2.5D封裝技術，采用三星的硅通孔和后道工序技 術，讓多個芯片各自的專門功能和諧并存，從而提高效率。三 星于2018年推出I-Cube2,可以集成一個邏輯裸片和兩個HBM裸 片。根據所用中介層的不同類型，I-Cube可細分為I-Cube S和I-Cube E。另外，三星還提供混合基底結構的封裝技術H-Cube。X-Cube:3D封裝技術，通過垂直堆疊組件來提高性能，三 星2020年推出

65、eXtended-Cube(X-Cube)。根據上下芯片連接 方式的不同，X-Cube分為X-Cube(-Bump/微凸塊)和X-Cube(Hybrid Copper Bonding,銅混合鍵合)。I-Cube SI-CUBES兼具高帶寬和高性能的優勢，即使在大中介層下，仍具有出 色的翹曲控制能力。它不僅具有超低存儲損失和高存儲密度的特點 同時還大幅改進了熱效率控制能力。此外，I-CUBE5 是一種異構技術，將一塊邏輯芯片與一組高帶寬存儲器(HBM)裸片水平放置在一個 硅中介屈上，實現了高算力、高帶寬數據傳輸和低延遲等特點oserI-Cube EI-CubeE 技術采用硅嵌入結構，不僅具有硅橋

66、的精細成像優勢，也同 時擁有LP 的技術特點：大尺寸、無無硅通孔(TSV 結構的RDL 中介層H-CubeH-Cube 是一種漏合基底結構，將精細成像的ABF(Ainomoto Build-up Film)基底和HDI(高密度互連)基底技術相結合，可在I-Cube 2.5D封裝中實現較大的封裝尺寸X-CubeX-Cube(微凸塊微凸塊)X-CUBE是先進封裝技術的一個巨大飛躍，這種技術采用在Z軸堆疊邏 相裸片的方法，提高了動態鍵合能力。憑借這些創新，三星得以快速 推廣其Chip-on-Wafer和混合鍵合技術，通過增加每個堆核的芯片 密度，進一步提升X-CUBE 的速度或性能。X-Cube(銅

67、混合鍵合銅混合鍵合)HCB(銅混合鍵合):就芯片布局靈活性的觀點而言，與傳統的芯片 堆疊技術相比，銅混合鍵合技術具有極大的優勢。Samsung Foundry 正在開發超精細的銅混合健合技術(例如低于4微米的規格)。資料來源：三星官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容資料來源：三星官網，國信證券經濟研究所整理圖：圖：三星三星1-1-CubCube e封裝技封裝技術術圖：三星圖：三星X-CubX-Cube e封裝技封裝技術術LogicTop圖：三星先進封裝交鑰匙解決方案圖：三星先進封裝交鑰匙解決方案TypeTypeCurrentCurrent offeringo

68、fferingRoadmapRoadmapPicturesPicturesI-CubeS2.5DInterposer size:3x reticle#of HBM:8x bump pitch:40mInterposer C4 pitch:150mPackage size:85*85 mm2Interposer size:4+reticle#of HBM:12x bump pitch:25mInterposer C4 pitch:125mPackage size:100*100 mm2I-CubesI-Cubes platform(SI-interposerplatform(SI-interpo

69、ser)(RDL12x HBM2.5D/3.5D HBM Integrationinterposer/Sl-bridge)Down to 22%interposer(12xHBMInterpung4X ReticleSignal/PowerIntegritySamevs SIHinterposeI-CubeE2.5DInterposer size:3x reticle#of HBM:8x bump pitch:40mInterposer C4 pitch:150mPackage size:85*85 mm2Interposer size:4+reticle#of HBM:12x bump pi

70、tch:25mInterposer C4 pitch:125mPackage size:100*100 mm2X-Cube(TCB)3DBump pitch :25mSilicon Thickness:40mBump pitch:21mSilicon Thickness:40mBump (TCB)Bumpless(HCB)In mass production(since2016)Bandwidthx40150ys uBumpAllowable Power30%vs BumpX-Cube(HCB)3DBump pitch :4mSilicon Thickness:10mBump pitch :3

71、mSilicon Thickness:10m資料來源：三星官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容先進封裝布局先進封裝布局三星三星Package cost英特爾希望到2030年實現單個封裝中集成1萬億個晶體管的目標。EMIBEMIB(Embedded Multi-Die Interconnect Bridge):2.5D封裝技術，不含中介層，通過嵌入基板的硅橋實現芯片直接的連接。Foveros:Foveros:3D 封裝技術，2019年推出的Lakefield首次采用Foveros封裝。英特爾預計 2025年3D封裝產能將是2023年的4倍。EMIB+Fover

72、osEMIB 3.5D 支持包含多種晶粒的靈活支持包含多種晶粒的靈活的異的異 構系統。構系統。非常適合需要在一個封裝中組非常適合需要在一個封裝中組 合多個合多個3 3D D 堆棧的應用堆棧的應用。英特爾英特爾 Data Center GPU Max Series SoC:使用使用EMIB 3.5D,打造出英特爾有史以來大批量打造出英特爾有史以來大批量 生產的最復雜的異構生產的最復雜的異構芯片，該芯片，該 芯片擁有超過芯片擁有超過10001000億個晶體管、億個晶體管、4747個活動磁貼和個活動磁貼和5 5個工藝節點。個工藝節點。倒裝芯片球柵陣列倒裝芯片球柵陣列FCBGA 2D具有單晶?；蚨嘈酒?/p>

73、封裝(MGP)的復雜FGBGA/LGA 的全球領導 者。直接參與基板的供應鏈以及內 部研發(R&D),以優化基板技 術。創新的熱壓鍵合(TCB)工具的 最大基地之一，可提高產量，減少翹曲。生產驗證：自2016年以來已實 現大批量生產(HVM)。資料來源：英特爾官網，國信證券經濟研究所整理3D堆棧解決方案堆棧解決方案Foveros(2.5D和和3 3D)針對性價比優化的下一代封裝。適用于客戶端和邊緣應用。適用于具有多個頂端芯粒的解決方案。生產驗證：自2019年以來，利 用主動式基礎晶粒進行大規模 生產。嵌入式多晶?；ミB橋接嵌入式多晶?；ミB橋接EMIB 2.5D 以高效且經濟實惠的方式連接以高效且

74、經濟實惠的方式連接 多個復雜晶粒多個復雜晶粒。2.5D2.5D封裝，用于邏輯到邏輯和封裝，用于邏輯到邏輯和 邏輯到高帶寬內存邏輯到高帶寬內存(H(HBM)BM)。嵌入封裝基板的硅橋用嵌入封裝基板的硅橋用于連接于連接?？蓴U展架構可擴展架構。簡化的供應鏈和組裝流程簡化的供應鏈和組裝流程。生產驗證：自2017年以來，利用英特爾和外部芯片進行大規用英特爾和外部芯片進行大規 模生產模生產。先進封裝布局先進封裝布局英特爾英特爾請務必閱讀正文之后的免責聲明及其項下所有內容圖：英特爾封裝技術圖：英特爾封裝技術OSAT廠商發力先進封裝以獲取價廠商發力先進封裝以獲取價值增量值增量2022年日月光推出VIPackP

75、ack 先進封裝平臺，由先進封裝平臺，由六大核心技術組成，提供垂直互聯集成封裝解決方案。此平臺利用先進的重 布線層(RDL)制程、嵌入式整合以及2.5D/3D封裝技術，協助客戶在單個封裝中集成多個芯片來實現創新未來應用。FOPoP FOCoS FOCoS-Bridge整合設計生態系統(IDE)FOSiP資料來源：日月光官網，國信證券經濟研資料來源：日月光官網，國信證券經濟研究所整理究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容先進封裝布局先進封裝布局日月光日月光2.5D/3D Co-Packaged Optics圖：日月光圖：日月光VIPack

76、VIPack先進封裝平臺的六大核心技術先進封裝平臺的六大核心技術Wafer Level Assembly(WLSMT)Wafer Level Assembly(WL Mold)Shielding SputteringBumpingBEOL(SolderAttached)Cross-section of Fan-Out SiP andTechnology Building BlocksFOCoS-CL(Chip Last)資料來源：日月光官網，國信證券經濟研究所整理資料來源：日月光官網，國信證券經濟研究所整理 FOCoS-CF(Chip First)請務必閱讀正文之后的免責聲明及其項下所有內容請

77、務必閱讀正文之后的免責聲明及其項下所有內容 FOCoS-Bridge:通過橋接硅芯片連接不同芯片。FOPoP(Fan-0ut Package on Package):結合扇出式底 部封裝和標準頂部封裝，底部封裝有兩個RDL(頂部和底部),利用電鍍銅柱實現穿模垂直互連。FOSiP(Fan-0ut System in Package):扇出型系統扇出型系統級 封裝。先進封裝布局先進封裝布局日月光日月光 F0CoS(Fan-0ut Chip on Substrate):可將不同的芯 片封裝在高腳數BGA基板上，包括FOCoS-CF(Chip First)和 FOCoS-CL(Chip Last)兩

78、種。國信證券國信證券GUOSEN SECURITIES圖：日月光扇出型封裝技圖：日月光扇出型封裝技術術Top PackageF0PoPBottom PackageTopRouting PlaneCu PostBottom Routing PlaneFOCoS-BridgeEngine Data SpeedPluggable TransceiverOpticsQSFP(Quad SmallForm-factor Pluggable)100/400/800GOE(Optical Engine)GA/LGAoEkaging OpticsAdvancedPackagesPackages2.5D/3D:

79、在2.5D結構中，兩個或多個有源芯片 并排放置在硅中介層上，以實現極高的芯片到芯片 互連密度。在3D結構中，有源芯片采用堆疊的方式 集成，以實現最短的互連和最小的封裝面積。Co-Packaged Optics和和Optical I/0:“共封裝 光學”和“光學I/0”有望通過高度集成的組裝進一 步縮短電氣路徑，從而提供更高的帶寬，以確保比 可插拔光學更好的能源效率和資本支出。System BoardSystem Board先進封裝布局先進封裝布局日月光日月光資料來源：日月光官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容Int

80、erposerSubstrateSwitchMemoryNetworking圖：硅基光電子封裝技術和應用圖：硅基光電子封裝技術和應用HPC/AI/MLSubstrate6.4/12.8T&beyondASICTop ViewPackageSide View3.2/6.4/12.8T800G/1.6TQSFP倒裝封裝技術：倒裝封裝技術：長電科技提供豐富的倒裝芯片產品組合，從搭載無源元器件的大型單芯片封裝，到模塊和復雜的先進3D 封裝，包含多種不同的低成本創新選項。長電科技提供從設計到生產的全方位一站式倒裝芯片服務，包括高速、高引腳數 的數字和射頻測試。晶圓級封裝技術：晶圓級封裝技術：長電科技提供

81、的晶圓級技術解決方案包括扇入型晶圓級封裝(FIWLP)、扇出型晶圓級封裝(FOWLP)集成無源器件(IPD)、硅通孔(TSV)、包封芯片封裝(ECP)、射頻識別(RFID)。長電科技的創新晶圓級制造方法稱為 FlexLineTM方法，為客戶提供了不受晶圓直徑約束的自由，同時實現了傳統制造流程無法實現的供應鏈簡化和成本降低。先進封裝布局先進封裝布局長電長電科技科技資料來源：長電科技官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容嵌入型晶圓級BGA封裝(eWLB)晶圓級芯片尺寸封裝(WLCSP)圖：長電科技晶圓級封裝技術圖：長電科技晶圓級封裝技術圖：長電科技倒裝封裝技術圖：

82、長電科技倒裝封裝技術FCOL-Flip Chip on Leadframe集成型被動器件(IPD)包封芯片封裝(ECFfcLGAfcPoPFCBGASP2.5D/3D2.5D/3D 集成技術：集成技術：長電科技積極推動傳統封裝技術的突破，率先在晶圓級封裝、倒裝芯片互連、硅通孔等領域中采用 多種創新集成技術，以開發差異化的解決方案，推出的2.5D/3D集成解決方案包括堆疊芯片封裝、層疊封裝、封裝內封裝、2.5D/多 芯 片eWLB 和 QFP-SD 等 。系統級封裝技術：系統級封裝技術：長電科技在SiP封裝的優勢體現在3種先進技術：1、雙面塑形技術，有效地降低了封裝的外形尺寸，縮短了多個裸芯片和

83、無源器件的連接，降低了電阻，并改善了系統電氣性能；2、EMI電磁屏蔽技術，使用背面金屬化技術 來有效地提高熱導率和EMI屏蔽；3、激光輔助鍵合(LAB)技術，使用激光輔助鍵合來克服傳統的回流鍵合問題，例如CTE 不匹配，高翹曲，高熱機械應力等導致可靠性問題。2.5D/多芯片eWLB QFP-SD-QuadFlat Pack with Stacked Die資料來源：長電科技官網，國信證券資料來源：長電科技官網，國信證券經濟研究所整理經濟研究所整理先進封裝布局先進封裝布局長電長電科技科技請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容堆疊芯片封裝(SD)層

84、疊封裝(PoP)圖：長電科技圖：長電科技2.52.5D/3D/3D D集成技術集成技術圖：長電科技系統級封裝技圖：長電科技系統級封裝技術術封裝內封裝(PiP)lP Lamlnate eWLEHybrifcBG GASIP圖：長電科技圖：長電科技XDFOIXDFOI ChipletChiplet異構集成解決方案異構集成解決方案XDFOITMFamily2D 2.5D 3DMold-First RDL-First RDL-First Chip-on-ChipDry Film Fan-OutHybrid Fan-OutFace-to-Face Stacked Fan-Out PackageMobil

85、e,Automotive Communication Computing,Automotive Medical,Industrial20212021年長電科技集合長期各項先進封裝技術積累，正式推出面向年長電科技集合長期各項先進封裝技術積累，正式推出面向ChipletChiplet的高密度多維異構集成技術平臺的高密度多維異構集成技術平臺XDFOITM,XDFOITM,利 用協同設計理念實現了芯片成品集成與測試一體化，涵蓋用協同設計理念實現了芯片成品集成與測試一體化，涵蓋2 2D D、2.5D2.5D、3D3D ChipletChiplet集成技術。集成技術。20232023年年1 1月長電科技宣

86、布其月長電科技宣布其XDFOIXDFOI TMTM ChipletChiplet高密度多維異構集成系列工藝已按計劃進入穩定量產階段，同步高密度多維異構集成系列工藝已按計劃進入穩定量產階段，同步實現國際 客戶客戶4 4nmnm節點多芯片系統集成封裝產品出貨，最大封裝體面積約為節點多芯片系統集成封裝產品出貨，最大封裝體面積約為15001500mmmm的系統級封裝。的系統級封裝。先進封裝布局先進封裝布局長電長電科技科技資料來源：長電科技官網，國信證券經濟研究所整理資料來源：長電科技官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容Di

87、rect Laminated Fan-OutMolded Fan-Out20212021年公司在高性能計算領域建成了年公司在高性能計算領域建成了2.52.5D/3DD/3D封裝平臺封裝平臺(VISionSVISionS)及超大尺寸及超大尺寸FCBGAFCBGA研發平臺。截至研發平臺。截至20232023年底，通年底，通富微 電超大尺寸2D+封裝技術、3D堆疊封裝技術、大尺寸多芯片chip last封裝技術已驗證通過；SiP產品方面實現國內首家WB 分腔屏蔽技術研發及量產；通過高導熱材料開發滿足FCBGA大功率產品高散熱需求。通富微電將大力投資2D+等先進封裝研發，積極拉通Chiplet市場化應

88、用，提前布局更高品質、更高性能、更先進的封 裝平臺，不斷強化與客戶的深度合作，拓展先進封裝產業版圖。先進封裝布局先進封裝布局通富微通富微電電資料來源：通富微電官網，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容圖：通富微電先進封裝技術圖：通富微電先進封裝技術FCCSP TechnologySiP TechnologyFO TechnologyWLP Technology先進封裝標的推薦先進封裝標的推薦全球第三大全球第三大OSATOSAT廠商，擁有六大生產基地。廠商，擁有六大生產基地。長電科技成立于1972年，2015年成功收購星科金朋，目前是全球第三大OSAT 廠商，在中國

89、、韓國和新加坡設有六大生產基地和兩大研發中心，在20多個國家和地區設有業務機構，可與全球客戶進行 緊密的技術合作并提供高效的產業鏈支持，產品、服務和技術涵蓋了主流集成電路系統應用，包括網絡通訊、移動終端、高性能計算、車載電子、大數據存儲、人工智能與物聯網、工業智造等領域。2024年3月，公司擬以6.24億美元現金收購晟碟半導體(上海)80%股權，加大先進閃存存儲產品封裝和測試產能布局的 同時，進一步增強與全球存儲巨頭西部數據的合作關系，或將受益于存儲芯片需求提升。2024年上半年設計服務事業部成 功完成復雜的先進封裝設計和Chiplet仿真項目，并順利交付給戰略關鍵客戶。2Q24實現收入86.

90、45億元(YoY +36.9%,QoQ +26.3%),歸母凈利潤4.84億元(YoY +25.5%,QoQ +258%),扣非歸母凈利潤4.74億元(YoY +46.9%,QoQ +340%),毛利率為14.28%(YoY -0.8pct,QoQ +2.1pct)。研發費率 銷售費率6%75%4%3%2%-1%-0%-2018 2019 2020一 毛利率 凈利率18.17.0%15.5%13.7%11.2%9.6%5.0%3.-5%20222023 歸 母 凈 利 潤(億 元)YoY40730-1000%2010-0%-10-20J201820192020202120222023長電科技：

91、全球第三大長電科技：全球第三大OSATOSAT廠商，全面布局先進封裝廠商，全面布局先進封裝資料來源：Wind,長電科技公告，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容20%15%10%5%0%-圖：長電科技主要財務數圖：長電科技主要財務數據據2021 2022 2023算霧囊率0.4%20191500%-500%500%4.9%9.7%1.4%201820212020全球第四大OSAT廠 商，AMD最大封測供應商。通富微電成立于1994年，2016年收購AMD蘇州、檳城兩廠85%股權，目前是 全球第四大OSAT廠商，在南通、合

92、肥、廈門、蘇州、馬來西亞檳城擁有七大生產基地，為全球客戶提供快速和便捷的服務，產品、技術、服務全方位涵蓋網絡通訊、移動終端、家用電器、人工智能和汽車電子等領域。另外，公司是AMD最大的封 測供應商，占其訂單總數的80%以上，將隨其業務成長而受益。升級大尺寸多芯片升級大尺寸多芯片ChipletChiplet封裝技術封裝技術，1616層芯片堆疊封裝產品大批量出貨。層芯片堆疊封裝產品大批量出貨。2 2024年上半年公司對大尺寸多芯片Chiplet 封裝技術升級，新開發了Corner filI、CPB等工藝，增強對chip 的保護；啟動基于玻璃芯基板和玻璃轉接板的FCBGA芯片 封裝技術，目前已完成初

93、步驗證；16層芯片堆疊封裝產品大批量出貨。2Q24營收57.98億元(YoY +10.1%,QoQ +9.8%),歸母凈利潤2.24億元(YoY+217%,QoQ+128%),毛利率為16.00%(YoY +4.7pct,QoQ +3.9pct)。公司2024年營收目標為252.80億元，同比增長13.52%。研發費率銷售費率10%8%6%4%2%0%-2018 2019 2020 2021 2022 2023毛利率一 一 凈利率17.2%13.9%11.7%6.1%3.6%2.5%1.0%2021 2022 2023歸母凈利潤(億元)YoY127 2000%10-1500%1000%6-50

94、0%4-0%2-0+500%201820192020202120222023收入(億元)YoY250-50%200 40%150-30%100 20%50 10%0+0%2018201920202021 2022 2023通富微電：全球第四大通富微電：全球第四大OSATOSAT廠廠 商商，AMDAMD 最大封測供應商最大封測供應商資料來源：Wind,通富微電公告，國信證券經濟研究所整理請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后的免責聲明及其項下所有內容圖：通富微電主要財務數圖：通富微電主要財務數據據20%15%10%15.5%13.7%管理費率 財務費率5%0%-2019

95、202015.9%0.5%2.1%8-2018偉測科技：第三方集成電路測試企業，先偉測科技：第三方集成電路測試企業，先進封裝推動測試需求進封裝推動測試需求聚焦高算力芯片、先進架構及先進封裝芯片、高可靠性芯片的測試需求，客戶數量200余家。偉測科技成立于2016年，是獨立的第三方集成電路測試企業，主營業務包括晶圓測試、芯片成品測試以及與集成電路測試相關的配套服務，堅持“以中高端晶圓及成品測試為核心，積極拓展工業級、車規級及高算力產品測試”的發展策略，聚焦高算力芯片(CPU、GPU、AI、FPGA)、先進架構及先進封裝芯片(SoC、Chiplet、SiP)、高可靠性芯片(車規級、工業級)的測試需求

96、。目前客戶數量200余家，涵蓋芯片設計、制造、封裝、IDM等類型的企業。ChipletChiplet 增加測試需求和難度。增加測試需求和難度。Chiplet將一顆大SoC芯片拆分成多個芯粒，眾多芯粒的測試需要在晶圓階段完成，這需 要更多的探針來同時完成測試，同時其相較于測試完整芯片難度更大。公司聚焦高端芯片測試，需求和價值量均有望受益。2Q24 實現收入2.46億元(YoY+43%,QoQ+34%),歸母凈利潤1116萬元(YoY -74%,QoQ +3751%),毛利率為30.06%(YoY-8.7pct,QoQ+3.5pct)。圖：通富微電主要財務數據圖：通富微電主要財務數據收入(億元)Y

97、oY250%200%6-150%100%2-50%-0%2018201920202021 20222023資料來源：Wind,偉測科技公告，國信證券經濟研究所整理 歸 母 凈 利 潤(億 元)YoY300%200%100%-100%201820192020202120222023-毛利率 一凈利率51.6%50.6%50.5%48.6%26.8%21.6%2019 2020 2021 2022管理費率財務費率2021 2022 2023研發費率銷售費率2019 202020%15%10%5%-0%201854.3%14.7%2018請務必閱讀正文之后的免責聲明及其項下所有內容請務必閱讀正文之后

98、的免責聲明及其項下所有內容60%50%-40%-30%20%10%-0%-16.0%2023一、國產替代進程不及預期。國內半導體企業相比海外半導體大廠起步較晚，在技術和人才等方面存在差距，在國產替代過程中產品研發和客戶導入進程可能不及預期。二、下游需求不及預期。全球電子產品等終端需求可能不及預期，從而導致對半導體產品需求量減少。三、行業競爭加劇的風險。在政策和資本支持下，國內半導體企業數量較多，在部分細分市場可能出現競爭加劇的風險，從而影響企業盈利能力。四、國際關系發生不利變化的風險。我國半導體產業鏈在部分環節需要依賴海外廠商，若未來國際關系發生不利變化，可能對半導體產業鏈運營產生重大影響。請

99、務必閱讀正文之后的免責聲明及其請務必閱讀正文之后的免責聲明及其項下所有內容項下所有內容風險提示風險提示分析師承諾分析師承諾作者保證報告所采用的數據均來自合規渠道；分析邏輯基于作者的職業理解，通過合理判斷并得出結論，力求獨立、客觀、公正，結論不受任何第三方的授意或影響；作者在過去、現在或未來未 就其研究報告所提供的具體建議或所表述的意見直接或間接收取任何報酬，特此聲明。重要聲明重要聲明本報告由國信證券股份有限公司(已具備中國證監會許可的證券投資咨詢業務資格)制作；報告版權歸國信證券股份有限公司(以下簡稱“我公司”)所有。,本公司不會因接收人收到本報告而視其為客戶。未經書面許可，任何機構和個人不得

100、以任何形式使用、復制或傳播。任何有關本報告的摘要或節選都不代表本報告正式完整的觀點，一切須以我公司向客 戶發布的本報告完整版本為準。本報告基于已公開的資料或信息撰寫，但我公司不保證該資料及信息的完整性、準確性。本報告所載的信息、資料、建議及推測僅反映我公司于本報告公開發布當日的判斷，在不同時期，我公司 可能撰寫并發布與本報告所載資料、建議及推測不一致的報告。我公司不保證本報告所含信息及資料處于最新狀態；我公司可能隨時補充、更新和修訂有關信息及資料，投資者應當自行關注相關 更新和修訂內容。我公司或關聯機構可能會持有本報告中所提到的公司所發行的證券并進行交易，還可能為這些公司提供或爭取提供投資銀行

101、、財務顧問或金融產品等相關服務。本公司的資產管 理部門、自營部門以及其他投資業務部門可能獨立做出與本報告中意見或建議不一致的投資決策。本報告僅供參考之用，不構成出售或購買證券或其他投資標的要約或邀請。在任何情況下，本報告中的信息和意見均不構成對任何個人的投資建議。任何形式的分享證券投資收益或者分擔證券投 資損失的書面或口頭承諾均為無效。投資者應結合自己的投資目標和財務狀況自行判斷是否采用本報告所載內容和信息并自行承擔風險，我公司及雇員對投資者使用本報告及其內容而造成的一切 后果不承擔任何法律責任。證券投資咨詢業務的說明證券投資咨詢業務的說明本公司具備中國證監會核準的證券投資咨詢業務資格。證券投

102、資咨詢，是指從事證券投資咨詢業務的機構及其投資咨詢人員以下列形式為證券投資人或者客戶提供證券投資分析、預測或者 建議等直接或者間接有償咨詢服務的活動：接受投資人或者客戶委托，提供證券投資咨詢服務；舉辦有關證券投資咨詢的講座、報告會、分析會等；在報刊上發表證券投資咨詢的文章、評 論、報告，以及通過電臺、電視臺等公眾傳播媒體提供證券投資咨詢服務；通過電話、傳真、電腦網絡等電信設備系統，提供證券投資咨詢服務；中國證監會認定的其他形式。發布證券研究報告是證券投資咨詢業務的一種基本形式，指證券公司、證券投資咨詢機構對證券及證券相關產品的價值、市場走勢或者相關影響因素進行分析，形成證券估值、投資評級等 投

103、資分析意見，制作證券研究報告，并向客戶發布的行為。請務必閱讀正文之后的免責聲明及其請務必閱讀正文之后的免責聲明及其項下所有內容項下所有內容國信證券投資評級國信證券投資評級投資評級標準投資評級標準類別類別級別級別說明說明報告中投資建議所涉及的評級(如有)分為股票 評級和行業評級(另有說明的除外)。評級標準 為報告發布日后6到12個月內的相對市場表現，也即報告發布日后的6到12個月內公司股價(或 行業指數)相對同期相關證券市場代表性指數的漲跌幅作為基準。A股市場以滬深300指數(000300.SH)作為基準；新三板市場以三板成 指(899001.CSI)為基準；香港市場以恒生指數 (HSI.HI)

104、作為基準；美國市場以標普500指數 (SPX.G1)或納斯達克指數(IXIC.Gl)為基準。股票投資評級股票投資評級優于大市股價表現優于市場代表性指數10%以上中性股價表現介于市場代表性指數10%之間弱于大市股價表現弱于市場代表性指數10%以上無評級股價與市場代表性指數相比無明確觀點行業投資評級行業投資評級優于大市行業指數表現優于市場代表性指數10%以上中性行業指數表現介于市場代表性指數10%之間弱于大市行業指數表現弱于市場代表性指數10%以上免責聲明免責聲明國信證券經濟研究所國信證券經濟研究所深圳深圳市福田區福華一路125號國信金融大廈36層 郵編：518046 總機：0755-82130833上海上海浦東民生路1199弄證大五道口廣場1號樓12樓 郵編：200135北京北京西城區金融大街興盛街6號國信證券9層 郵編：100032本報告來源于 博投研。請勿外傳!