基于ADC DSP的高速串行接口物理層的關鍵技術與研究方法.pdf

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1、基于基于ADC/DSPADC/DSP的高速串行接口物理的高速串行接口物理層的研究方法與關鍵技術層的研究方法與關鍵技術鄭鄭 旭旭 強強中國科學院微電子研究所中國科學院微電子研究所2022.12.16-第二屆中國互連技術與產業大會第二屆中國互連技術與產業大會中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強SerDesSerDes發展趨勢與應用場景發展趨勢與應用場景SerDesSerDes研究方法與關鍵技術研究方法與關鍵技術系統級建模與仿真系統級建模與仿真電路級技術演進電路級技術演進基于基于ADC/DSP PAM4 ADC/DSP PAM4 收發機收發機提提 綱綱2/362/36中國科學

2、院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強SerDesSerDes發展趨勢與應用場景發展趨勢與應用場景SerDesSerDes研究方法與關鍵技術研究方法與關鍵技術系統級建模與仿真系統級建模與仿真電路級技術演進電路級技術演進基于基于ADC/DSP PAM4 ADC/DSP PAM4 收發機收發機提提 綱綱3/363/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Background-Applications and TrendsPer-lane data rate has doubled every 3-4 years.112Gb/sPAM4224Gb/sPAM4/6

3、4/364/36Marvell，ISSCC2022中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強*ProcessDR(Gb/s)TYPETXRXPOWER EFFE.LOSS(dB)REFERENCEEQDRVAEQSTRUCTURE15nm224 PAM-4RX-CTLE/VGA6BI TADC+DSP1.4131.6Intel,ISSCC 2022510nm 224 PAM-4TX8 FIRDAC-CML-2.25-Intel,ISSCC 202125nm112 PAM-4TRX6 FIRDAC-SSTCTLE/VGA7BIT ADC+30 FFE/1 DFE4.540Mar

4、vell,ISSCC 202237nm 60 PAM-4TRX7 FIRDAC-SSTCTLE/VGA14 DFE3.0347.5Broadcom,ISSCC 202277nm 112 PAM-4TRX3-7 FIRDAC-SST/CMLCTLE/VGA7BIT ADC+25 FFE/2 DFE5.945-52Huawei,ISSCC 202187nm 112 PAM-4TRX4 FIRDAC-CMLCTLE/VGAADC+DSP6.5140Inphi,ISSCC 202197nm112 PAM-4TRX8 FIRDAC-SSTCTLE/PGA7 BIT ADC+32 FFE/1 DFE8.2

5、26eTopus Technology,ISSCC 2021107nm 112 PAM-4TRX6 FIRDAC-SSTCTLE/VGA7BIT ADC+8-24 FFE/1 DFE4.2938.9MediaTek,ISSCC 2020117nm112 PAM-4TRX4 FFECMLCTLE/PGA7 BIT ADC+31 FFE/1 DFE5.3837.5Xilinx,ISSCC 2020127nm 10-112 PAM-4TX7 FIRDAC-SST-1.56-Rambus,ISSCC 20201314nm 100 PAM-4RX-CTLE/VGA8 FFE/1 DFE1.120IBM,

6、ISSCC 20191414nm 128 PAM-4TX3 FFECML-1.3-IBM,ISSCC 20191540nm 112 PAM-4TX4 FFESST-3.895.5Teletrx,ISSCC 20191610nm 112 PAM-4TX3 FFECML-2.0731Intel,ISSCC 20181714nm 112 PAM-4TX8 FFEDAC-SST-2.6-IBM,ISSCC 20181816nm 19-56 PAM-4TRX4 FIRSSTCTLE/VGA7 BIT ADC+14 FFE/1 DFE9.732Xilinx,ISSCC 20181916nm 64 PAM-

7、4TRX3 FFESSTCTLE/VGA1+5BIT ADC+FFE/DFE5.8429.5University of Toronto,ISSCC 2018當前當前112Gb/s-SerDes-ADC+DSP已成為主流已成為主流5/365/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強PAM4/6/8BidirectionalMultiwire下一代下一代224Gb/s實現方案實現方案-ADC+DSP構架主導構架主導下一代下一代224Gb/s224Gb/s的備選實現的備選實現方案均基于方案均基于ADC+DSPADC+DSP構架構架Ref：2021-TCPM-Toward 22

8、4-Gb/s Electrical SignalingModulation,Equalization,and Channel Options6/366/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Target:Lower PowerMethod:Short Connection Distance DSP:Optical Loss,dispersion,nonlinearity CPO-DSP依然不可或缺依然不可或缺7/367/36Ref:Facebook中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Bandwidth:40GHz Sample rates：97

9、Gsamples/sResolution：8bit Jitter：150fsrmsEnergy Efficiency：35fJ/conversion-stepASIC Energy Efficiency:40-60pJ/bitRef:OFC-2022-Marvell-Development of Low-power Coherent ASIC400G-ZR 相干光通信相干光通信-ADC+DSP核心芯片核心芯片ADC-DSP8/368/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強2.5D 3D TSV in PIC 3D TSV in IC ADC-DSP芯片芯片2.5D/3

10、D 短距相干光通信短距相干光通信-ADC+DSP變化不大變化不大9/369/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強SerDesSerDes發展趨勢與應用場景發展趨勢與應用場景SerDesSerDes研究方法與關鍵技術研究方法與關鍵技術系統級建模與仿真系統級建模與仿真電路級技術演進電路級技術演進基于基于ADC/DSP PAM4 ADC/DSP PAM4 收發機收發機提提 綱綱10/3610/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強高速串行接口演進驅動力：用盡量低的高速串行接口演進驅動力：用盡量低的功功耗、面積及鏈路成本耗、面積及鏈路成本解決好盡量

11、解決好盡量高速率高速率下的下的橫橫向時序向時序和和縱向信噪比縱向信噪比的信號完整性問題。的信號完整性問題?？v向信噪比：數據均衡設計縱向信噪比：數據均衡設計-Data Path橫向時序：橫向時序：時鐘定時設計時鐘定時設計-Clock Path高速率：高速率：寬帶擴展設計寬帶擴展設計高速串行接口通信核心問題高速串行接口通信核心問題11/3611/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Ref:2022-DesignCon-Aleksey Tyshchenko,et.al-Parametric System Model of a 112Gbps ADC-based SerDe

12、s for Architectural,Design&Validation Project Phases調制模式調制模式系統構架系統構架信號幅度、補償能力、信號幅度、補償能力、信噪比、時鐘抖動等信噪比、時鐘抖動等芯片模塊劃分、模塊指標、芯片模塊劃分、模塊指標、電路實現，算法實現等電路實現，算法實現等器件參數優化、器件參數優化、版圖設計優化、版圖設計優化、仿真驗證、仿真驗證、迭代優化迭代優化高速高速SerDes的設計階段的設計階段12/3612/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強System-Level-Simulation-統計仿真（統計仿真（COM）COM Re

13、ference Model基于基于SerDes電氣約束驗證實際電氣約束驗證實際信道對通信標準的滿足情況信道對通信標準的滿足情況挑戰挑戰 非線性問題非線性問題 橫向抖動特性分析橫向抖動特性分析 精度問題精度問題特點特點 LTI線性時不變系統線性時不變系統 縱向幅度統計特性分析縱向幅度統計特性分析13/3613/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強System-Level-Simulation-時域時域bit-by-bit鏈路仿真鏈路仿真Ref 2022-SI-224 Gb/s Modulation and Channel Characteristics優勢優勢時域模型

14、時域模型-波形直觀可見波形直觀可見模型可分析縱向噪聲模型可分析縱向噪聲模型可分析橫向抖動模型可分析橫向抖動挑戰挑戰-精度問題精度問題 噪聲精度噪聲精度 抖動精度抖動精度 模擬電路特性模擬電路特性 工作環境（工作環境（PVT，供電等），供電等）14/3614/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強 研究積累：系統構架研究積累：系統構架/均衡方案均衡方案/抖動分配等；抖動分配等；原型芯片測試數據：轉換沿原型芯片測試數據：轉換沿/關鍵模塊特性；關鍵模塊特性；封裝測試數據；信道衰減串擾；封裝測試數據；信道衰減串擾；原理性分析：輸出噪聲原理性分析：輸出噪聲/輸入參考噪聲；輸入參

15、考噪聲；編程與分析能力等編程與分析能力等Ref 2022-SI-224 Gb/s Modulation and Channel CharacteristicsSystem-Level-Simulation-時域時域bit-by-bit鏈路仿真鏈路仿真研究積累與設計基礎研究積累與設計基礎15/3615/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Ref 2022-SI-224 Gb/s Modulation and Channel Characteristics 新調制模式探索與傳輸信道需求新調制模式探索與傳輸信道需求 不同調制模式比較不同調制模式比較 不同信道的效果比較不同

16、信道的效果比較System-Level-Simulation-時域時域bit-by-bit鏈路仿真鏈路仿真 系統級指標分頻系統級指標分頻 信號幅度、信號幅度、補償能力、補償能力、信噪比、信噪比、時鐘抖動等時鐘抖動等 DSP算法驗證算法驗證 ADCADC校準算法校準算法 FFE/DFEFFE/DFE實現實現 CDRCDR設計實現設計實現 自適應算法自適應算法16/3616/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強發送端發送端模型模型接收端接收端模型模型System-Level-Simulation-時域時域bit-by-bit鏈路仿真鏈路仿真指標分頻、模塊開發指標分頻、模

17、塊開發、環路功能驗證等、環路功能驗證等探索新的調制模式、探索新的調制模式、系統構架、均衡方案等系統構架、均衡方案等17/3617/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強System-Level-Simulation-時域時域bit-by-bit鏈路仿真鏈路仿真發送眼圖發送眼圖過信道后眼圖過信道后眼圖過信道自適應均衡系數過信道自適應均衡系數FFE/DFE后眼圖后眼圖環路自適應環路自適應算法級驗證算法級驗證18/3618/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Matlab+RTL-時域時域bit-by-bit鏈路仿真鏈路仿真DSP中中RTL代替代

18、替Matlab引入實際時序引入實際時序有限位精度取代浮點型精度有限位精度取代浮點型精度不同信道新均衡后眼圖不同信道新均衡后眼圖不同信道新均衡后數據不同信道新均衡后數據FFE/DFE/CDR自適應系數自適應系數實現自適應環路的實現自適應環路的RTL級驗證級驗證19/3619/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強DFF8bx32ADCFFEDRV4發射機發射機CTLEVGALC-PLLClock Gen.LC-PLLSerializerMUXRetimerClock Gen.PIADCCALFFE DFECDRLogicDSPAdap.Engine接收機接收機DFFDF

19、FDFFmXnXDigitalDSPDACDRVADC/DSP-Based LR SerDes-主要技術特征主要技術特征Data PathPrecise TimingHigh BandwidthLarge SwingHigh LinearityAdaptive EqualizationClock PathLow Jitter Precise PhaseStrong Tracking Ability20/3620/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強200,224Gb/s PAM-4Analog FFE,DSP/7b-DAC4:1 serializationCML4.

20、59,1.7pJ/bit 9,10112,116Gb/s PAM-44:1,2:1 serializationDSP/7b-DACSST,SST+CML1.4 3pJ/bit 11,12,13,14Published in ISSCC in last four yearsUCLA，28nmIntel，10nmIBMHuaweietopusInphi7nm16,14nm,10nm,7nmCML-SST4:1 -2:1Analog FFE-DSP/DACJihwan Kim,ISSCC2021LR SerDes 發射機進展發射機進展21/3621/36中國科學院微電子研究所，鄭旭強中國科學院微電子

21、研究所，鄭旭強Output DriverCESDCBZoutZinVout12KmL12KmLT-coil 等價電路等價電路發射機發射機 T-coil匹配網絡匹配網絡接收機接收機T-coil匹配網絡匹配網絡L2L1214mKmLCBL2L1CESDL1L2L3數據通路數據通路-接收機接收機-寬帶匹配寬帶匹配Alphawave 200G PAM4,ISSCC2022Intel 200G PAM4,ISSCC2022Marvell 112G,ISSCC2022Inphi 112G,ISSCC2021eTopus 56/112G,ISSCC202256/112GTcoil/Tcoil Variant

22、s200GArtificial Transmission LineHigher Speed22/3622/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Xilinx 56G,JSSC2017Inphi 112G,ISSCC2021Inductive peaking Source degeneration Huawei 112G,ISSCC2021Marvel 112G,ISSCC2022Gm-TIA Topology to Archive High BandwdithIBM 112G,ISSCC2019數據通路數據通路-接收機接收機-CTLE23/3623/36中國科學院微電

23、子研究所，鄭旭強中國科學院微電子研究所，鄭旭強CMOS driving architectureInductive peaking and source degeneration(CTLE)Series-shunt inductive peaking(VGA)Intel 200G,ISSCC2022Intel 200G,VLSI2021Negative Miller C extend bandwidth(S1)Small Ls extend bandwidth(S2)數據通路數據通路-接收機接收機-CTLE24/3624/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強數據通路

24、數據通路-接收機接收機-ADC1357Odd BufferEven Buffer2468Analog Inputvipvinck8SARPVbiasSARNck8ck8 AsynchronousClockGeneration+-VipBootStrappedSwitch64C 64C32C32C16C 16C8C8C8C8C4C4C2C2CCCVrefVinBootStrappedSwitch64C 64C32C32C16C 16C8C8C8C8C4C4C2C2CCCVref8CLK_64CCCC9DoutSAR Logic 8X8 8X8 模擬前端，帶寬超過模擬前端，帶寬超過25GHz25G

25、Hz，交織前端功耗，交織前端功耗100mW100mW 頂板采樣技術，頂板采樣技術，Splitting&MonotonicSplitting&Monotonic的開關策略的開關策略 采用采用DoubleDouble-TailTail比較器，動態失調校準電路比較器，動態失調校準電路 6 6-8bits8bits模式調節模式調節速度：速度：1GS/s;1GS/s;功耗：功耗：3.5mW3.5mW；擺幅：；擺幅：500mV500mV；SFDR:55dB;ENOB:6.5SFDR:55dB;ENOB:6.5小面積小面積小寄生小寄生小功耗小功耗25/3625/36中國科學院微電子研究所，鄭旭強中國科學院微

26、電子研究所，鄭旭強數據通路數據通路-接收機接收機-DSPData Path:16-Tap FFE1-TapDFECDR：8-Tap FFECDR：MM-PDADC:Offset/Gain/Time Skew Calibration26/3626/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強多相時鐘發生多相時鐘發生時鐘倍頻時鐘倍頻高線性度高線性度PI時鐘通路時鐘通路27/3627/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強時鐘通路時鐘通路-基于基于DLL的多相時鐘產生的多相時鐘產生Marvel ISSCC2022主要挑戰主要挑戰DLL校準校準X2校準校準

27、功耗功耗主要優勢主要優勢環路穩定環路穩定28/3628/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強Xilinx ISSCC2020三個挑戰三個挑戰頻率追蹤頻率追蹤鎖定范圍鎖定范圍相位拉拽相位拉拽時鐘通路時鐘通路-基于基于ILO的多相時鐘產生的多相時鐘產生主要優勢主要優勢緊湊簡潔緊湊簡潔低功耗低功耗29/3629/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強SerDesSerDes發展趨勢與應用場景發展趨勢與應用場景SerDesSerDes研究方法與關鍵技術研究方法與關鍵技術系統級建模與仿真系統級建模與仿真電路級技術演進電路級技術演進基于基于ADC/DS

28、P PAM4 ADC/DSP PAM4 收發機收發機提提 綱綱30/3630/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強 系統復雜、涉及模塊多系統復雜、涉及模塊多:基準、偏置、基準、偏置、LDO、ADC、DAC、PLL、CDR、FFE/DFE、Adaptation Algrithom、Calibration 知識密集、涉及學科多知識密集、涉及學科多：模集、數集、射頻、微波、信號與系統、數字信號處理、：模集、數集、射頻、微波、信號與系統、數字信號處理、matlab、systemverilog、EMX/HFSS 協同要求高、涉及工種多協同要求高、涉及工種多：系統建模工程師、模擬電路工程師、射頻微波工程師、：系統建模工程師、模擬電路工程師、射頻微波工程師、模擬版圖工程師、數字前端工程師、數字驗證工程師、數字后端工程師、封裝設計模擬版圖工程師、數字前端工程師、數字驗證工程師、數字后端工程師、封裝設計工程師、工程師、PCB設計工程師、測試工程師設計工程師、測試工程師 工藝要求高工藝要求高:產品團隊的不能做，培養團隊的做不起。產品團隊的不能做，培養團隊的做不起?；诨贏DCADC-DSP DSP 高速高速SerDesSerDes設計體會設計體會35/3635/36中國科學院微電子研究所，鄭旭強中國科學院微電子研究所，鄭旭強謝謝！謝謝！歡迎交流歡迎交流