高速Chiplet接口IP的發展與挑戰.pdf

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1、高速Chiplet接口IP的發展與挑戰芯耀輝科技 周坤2 0 2 3/1 2/8目錄 市場發展趨勢 Chiplet技術的發展挑戰 芯耀輝的D2D IP產品布局Chiplet 發展趨勢Chiplet 對芯片產業發展的重要性：整個Chiplet行業在2031年有望達到 US$47BChiplet市場在2021-2031十年期年復合增長率保持36.4%亞洲占據超過半數的Chiplet市場D2D IP市場在2026年達到 US$324MD2D IP市場在2021-2026 五年期年復合增長率高達50%2020-2024 基于 Chiplet 技術之半導銷售YOY及收入（百萬美元，%）預估數據來源：IP

2、nestChiplet 技術推動半導體產業鏈變革2023年Chiplet生態成熟期Chiplet生態早期Chiplet生態成長期EDAChiplet封裝EDAIPEDAIPEDAIPChiplet IPChiplet設計大芯片設計制造封測基板有源基板 設計設計制造封測基板有源基板 制造封測基板自家Chiplets最終格局中間形態當前狀態Chiplet IP主流 Chiplet 互連標準歷史沿革Open Compute Project組織定義了OpenHBIOIF定義了XSR112G增加了更多功能改進，進一步提升了通信效率CCITA發布國產Chiplet標準小芯片接口總線技術要求1.0規范，并口

3、速率達16Gbps，串口速率達32GbpsOpen Compute OpenHBI 1.0 規范發布速率達8GbpsOpen Compute Project組織定義了BoW,速率達16GbpsUCIe由Intel等公司成立UCIe聯盟成立UCIe 1.0規范發布，定義了芯片間高速互連的基本要求和功能,速率達32GbpsUCIe 1.1規范發布，成為主流Chiplet通信標準之一OIF定義了XSR56G定義了加速器與處理器之間的一致性通信接口CCITA發布CPO標準光互連接口技術要求1.0規范，單模塊速率800Gbps,使用2組，16個共封裝速率達25.6Tbps中國Chiplet產業聯盟發布芯

4、?；ヂ摻涌跇藴?.0規范，采用高速串口接口，速率覆蓋32-128Gbps，支持8 Lane傳輸主流 Chiplet 標準關鍵特性總結UCIeUCIeIPCCITAUCIeXSRCPOStandardsCCITA并口CCITA串口ACC串口XSRBOWOpenHBIUCIeIO PHYYesYesYesYesYesYesYesMax Data Rate16G32G128G112G8G/16G16G/32G32GChannel Pin/Lane16Tx+16Rx or 64Tx+64Rx16Tx+16Rx8Tx+8Rx16Tx+16Rx32(16TX+16RX)/Slice42(Bi-Dire)/

5、DWord16Tx+16Rx or 64Tx+64RxIO Swing1Vpp0.75Vpp0.75V0.4V0.4V or 0.7VRX TerminationOptionalRequiredRequiredRequiredOptionalNoOptionalIO DirectionUniUniUniUniUniBiUniPad Cap0.25pF0.13pF0.13pF0.2pF0.35pF0.25pFNoise ReductionScramblingScramblingScramblingScramblingDBIDBIScramblingRedundant Pin/LaneNoNoNo

6、No1/Slice2/DWord4/64 PinsLogical PHYYesYesYesYesNoYesYesTrainingYesYesYesYesNoYesYesInitializationYesYesYesYesNoYesYesSidebandYesNoYesNoNoYesYesLink ControlYesYesYesNoNoNoYesProtocolYesYesYesNoNoNoYesSystem Interface(PHY)RDI 2GHz16bit2GHz128bit1GHz64bit1.75GHzDirect 8GHz/16GHzGeared 2GHzRDI 2GHzPack

7、agingStandardStandardStandardStandardStandardNoStandardAdvanceAdvanceAdvanceAdvanceAdvanceAdvanceAdvance帶寬(Tx+Rx)Tbps/mm能效(Tx+Rx)p/bit走線間距mm延遲(Tx+Rx)nsBER1e-CCITA并口4.30.75105-15CCITA串口4.31505-12ACC串口12.5506-9XSR1.11.6506-9BOW10.5505-15OpenHBI2.30.444-25Ucle100.25252-15-30-20-100102030405060主流D2D協議關鍵

8、參數對比Chiplet 典型應用和實例（主要應用于HPC、AI領域）同構（聚合系統）異構（分割系統）CPUCPUCPUCPUIO dieCPUI/OI/OCPUCPUI/OI/OCPUI/OI/OI/OI/OCPUCPUCPUCPUAMD 1stGen EPYCAMD 2ndGen EPYCD2DD2DD2DD2DD2DD2DD2DD2DChiplet 發展挑戰Chiplet 發展需要產業鏈及技術升級配合封裝技術電路設計協議標準設計方法及系統架構高密度、大帶寬布線的“先進封裝技術”系統設計多個 Chiplet整合系統分割設計提升多個 Chiplet 之間布線的數量并提升信號傳輸質量封裝材料升級

9、，因應材料種類數量提升造成材料物性不匹配面積小、功耗低、高帶寬的高速接口設計應力和翹曲解決方案技術提升，解決熱及應力勻，die跟基板的膨脹系數不一致，導致錯位或碎列統一標準保證不同 Chiplet 之間能夠順利的完成數據交互升級供電和散熱技術，解決集成規模的增大導致整個芯片功率增大和供電困難、散熱成本在整個系統中過高占比將完整的大系統劃分成多個 Chiplet 的設計和驗證過程及方法完整的設計流程以及研制配套的設計輔助工具維度并口D2D串口D2D信號類型單端差分PAM4信號走線長度短距 50mmLatency小 6ns帶寬密度和封裝強相關，封裝越先進，帶寬密度越高和封裝關聯性較小能效和封裝強相

10、關，封裝越先進，能效越好和封裝關聯性較小SOC芯片物理實現的限制復雜度高復雜度較低低對封裝的要求要求較多：層數多，bump pitch和線寬線距小，或是需要先進封裝要求較少封裝設計復雜度高，SI/PI處理難度較大較低并口，串口D2D IP兩種技術如何選擇？兩種技術路線的選擇，取決于下列因素 芯片系統性能的需求，如latency，能耗，總帶寬等 芯片物理實現的限制，如芯片面寬，bump pitch等 封裝的選擇和設計限制，如封裝層數，封裝厚度，線寬線距等芯耀輝具備完整的 D2D 和 C2C 解決方案Die2Die1SubstrateDie2Die1InterposerSubstrateDie2D

11、ie1SubstrateDie1Die2SubstrateDie2Die1SubstrateSubstratePCBDie2Die1SubstrateSubstratePCBD2DDie間的走線長度Long Reach PCB(25cm)Bump Pitch:110umLine Pitch:10umPower:7pJ/bitExtra Short Reach PCB(10cm)Bump Pitch:110umLine Pitch:10umPower:3pJ/bitOrganic Substrate(110umLine Pitch:10umPower:2pJ/bitRDL Fanout(50um

12、Line Pitch:2umPower:1pJ/bit2.5D packaging,Interposer(50mm)Bump Pitch:0.4umPower:0.5pJ/bit3D packaging,Hybrid Bonding(10um)Bump Pitch:N/APower:0.2pJ/bitMP32/20/10GD2D UCIe 8G112G XSR創新D2D架構-低C2CChip間的走線長度-低經典片/板間互聯架構D2D UCIe 16GD2D UCIe 32G芯耀輝三個維度覆蓋 Chiplet 對 D2D、C2C 接口 IP 的需求子系統PHY和控制器基于用戶需求整合，達到最優化

13、PPA目的，并縮短產品上市時間包含了定制化和Debug邏輯完整的子系統級驗證完整的綜合環境可選的硬化以收斂高速時序Interposer設計Bump排布資源性能預期封裝設計ESD/Current/BumpLayer規劃CrosstalkPCB設計PI全局SIPI仿真3D封裝仿真熱效應機械效應電源分布網絡FoundryDie(PDK、models、DR)Interposer(PDK、models、DR)Package housePDK、models、DRATE測試高覆蓋率的DFT測試全速回環測試Know Good Die測試手段冗余資源Lab測試眼圖測試誤碼率分析統計模擬/數字電路觀測豐富的deb

14、ug寄存器生產測試PHYD2D KGD控制器芯片設計芯耀輝D2D UCIe 16G簡介 以LM(Lane module)為單位，每個Lane module內發送和接收Lane數量依據封裝形式固定 UCIe-S 支持互聯長度 25mm20Gbps 50mm16Gbps 低延遲架構，TX+RX3ns 支持RISC-V MCU Based Firmware training架構，可獨立完成PHY的初始化、參數協商和training，以及ATE測試 支持周期性的PVT補償及校準機制 優化的通道面寬架構，可以適配多種封裝形式和高密度Die間走線 支持數據路徑的LM間反轉和LM內Lane級反轉 支持標準封

15、裝(2D)支持豐富的ATE測試(封裝前和封裝后)TXSBCLK+TXSBDATARXSBCLK+RXSBDATALM0SPUTXDATAx1618RISCVPD2D_PHY_TOPLM1LM2LM3RXDATAx1618TXDATAx1618RXDATAx1618TXDATAx1618RXDATAx1618TXDATAx1618RXDATAx1618REGTFSMLSMRDI_TX_MAPRDI TX InterfaceAPBSRAMJTAGSDI InterfaceSLCITIMDTIMRDI_RX_MAPRDI RX Interface并口D2D PHY系統框架Hard MacroSoft

16、 Macro芯耀輝串口D2D PHY架構概述Analog Lane 0Analog Lane 1Analog SupportAnalog Lane 2PMA Digital ControlPPU Lane Ctrl 0PPU Lane Ctrl 1PPU Lane Ctrl 2PPU Lane Ctrl 3PHY IFAnalog Lane 3PPU Common CtrlAnalog Lane 4Analog Lane 5Analog Lane 6Analog Lane 7PPU Lane Ctrl 4PPU Lane Ctrl 5PPU Lane Ctrl 6PPU Lane Ctrl 7

17、tx0.7_p/mrx0.7_p/mtx_fwd_clkSD2D_PHY_TOPRDI TX InterfaceRDI RX InterfaceRx_fwd_clkRISCVREGAPBSRAMJTAGITIMDTIMHard MacroSoft Macro 適用于多種場景的 PHY：NRZ、PAM4、D2D、D2OE 完整解決方案帶有8通道的AFE、支持BIST和控制邏輯的PPU及獨立的CPU 每個通道可靈活的獨立運行速率，兼容NRZ和PAM4 可涵蓋2.5112Gbps 具備3-TAP Tx FFE和Rx線性均衡器以實現高速性能 雙向8通道小面積的hard macro，支持多PHY聚合實現

18、更大帶寬 高能效：1,5pJ/bit 每個通道可以獨立開關，獨立運行速率，針對 不同應用場景提供進一步優化功耗的空間 運行 Firmware 的 CPU 提供豐富的測試功能D2D 112G XSR PHY硅樣品實測結果50G PMA4 50G NRZ112G D2D PHY TC112G D2D PHY 評估板112G PMA4 芯耀輝產品應用端客戶導入實例CPU 芯片多 die 互聯 SoCD2DD2DD2DDDRCXLPCIe5D2DD2DD2DDDRCXLPCIe5D2DD2DD2DDDRCXLPCIe5D2DD2DD2DDDRCXLPCIe5Die cDie aDie bDie d客戶

19、導入項目實例芯耀輝國產先進工藝完整IP解決方案賦能產業數字化D2DSoC/ASICAMBA AXI/AHB BusDDRUSBPCIeSerDesMIPIHDMI/DPSATASD/eMMC PCIe3.0 PCIe4.0 PCIe5.0 10G Multi-Protocol Serdes 20G Multi-Protocol Serdes 32G Multi-Protocol Serdes MIPI CPHY V1.2/DPHY V2.1 RX MIPI CPHY V1.2/DPHY V2.1 TX MIPI DPHY V2.1 RX MIPI DPHY V2.1 TX MIPI MPHY

20、G4/3 HDMI 2.1/2.0 DP+DDR4/3 DDR5/4 LPDDR4X/LPDDR4/DDR4 LPDDR5X/5/4X/4 USB2.0 USB3.2 G1 USB3.2 G2/DP V1.4 Type-C combo SATA3.0 SD3.0/eMMC5.1 112G D2D SerDes D2D UCIe擁有全面的產品組合，提供FinFET先進工藝一站式完整解決方案擁有完整國產車規級工藝ASIL-B接口IP解決方案，支持賦能國產自主車規級SoC芯片發展國際領先模擬、數字和數?；旌螴P研發，PPA優、兼容性好、可靠性高、融入可量產創新技術洞察中國市場和客戶的特定需求，提供差

21、異化的增值和升級服務芯耀輝在高性能計算、人工智能、數據中心、智能汽車、5G、物聯網、消費電子等多個領域都能提供一站式接口IP解決方案，賦能各個應用領域SoC的國產浪潮和產業數字化大事記國家科技部黃衛副部長調研考察芯耀輝科技2021.032022.10承接國家科技部重點研發專項，作為國家隊成員著力推動國內Chiplet標準CCITA產業化ChipletD2D芯耀輝收獲第二屆橫琴科技創業大賽特等獎2020.122021.05芯耀輝與澳門大學發展基金會及澳門科技大學基金會簽訂戰略合作協議2022.02累計獲得投資機構多輪超20億元投資，連續得到頂級機構的青睞和肯定 芯耀輝完成多輪累計超20億元融資2

22、022.122年服務客戶超50家，累計訂單銷售額超1億美元 芯耀輝完成了國產車規工藝平臺車規級全套IP的研發，服務了國產車規工藝上首個客戶2022.6芯耀輝完成了DDR5/4、LPDDR5X/5/4X/4、高速SerDes等自研IP的開發和首批交付2022.10以國際領先的自研產品斬獲2023中國IC風云榜“年度技術突破獎”2022.12芯耀輝科技有限公司在珠海橫琴成立2020.06芯耀輝榮獲2022中國IC風云榜“年度IC獨角獸獎”2021.122022.04芯耀輝正式加入UCIE產業聯盟芯耀輝榮登中國50家半導體獨角獸企業榜單2022.12榮膺由EETimes舉辦的2023年度中國IC設計成就獎之“年度產業杰出貢獻IP公司”2023.3芯耀輝獲SGS ISO 26262：2018汽車功能安全流程認證2023.6芯耀輝被國家評定為廣東省第五批國家級專精特新“小巨人”企業2023.7核芯科技 智創未來