《走進“芯”時代系列深度之八十八“刻蝕設備”：制程微縮疊加3D趨勢刻蝕設備市場空間持續拓寬—半導體設備系列報告之刻蝕設備-240924（81頁）.pdf》由會員分享，可在線閱讀，更多相關《走進“芯”時代系列深度之八十八“刻蝕設備”：制程微縮疊加3D趨勢刻蝕設備市場空間持續拓寬—半導體設備系列報告之刻蝕設備-240924（81頁）.pdf（81頁珍藏版）》請在三個皮匠報告上搜索。

1、證券研究報告證券研究報告本報告僅供華金證券本報告僅供華金證券客戶客戶中的專業投資者參考請仔細閱讀在本報告尾部的重要法律聲明中的專業投資者參考請仔細閱讀在本報告尾部的重要法律聲明制程微縮疊加3D趨勢，刻蝕設備市場空間持續拓寬制程微縮疊加3D趨勢，刻蝕設備市場空間持續拓寬半導體行業深度報告領先大市-A（維持）半導體行業深度報告領先大市-A（維持）華金證券電子團隊一走進“芯”時代系列深度之八十八“刻蝕設備”華金證券電子團隊一走進“芯”時代系列深度之八十八“刻蝕設備”分析師：孫遠峰 S0910522120001分析師：王海維 S0910523020005聯系人：吳家歡 S091012311000720

2、24年9月24日半導體設備系列報告之刻蝕設備半導體設備系列報告之刻蝕設備 2請仔細閱讀在本報告尾部的重要法律聲明核心觀點核心觀點u受益制程微縮受益制程微縮&3D趨勢，刻蝕設備成為第一大半導體設備。趨勢，刻蝕設備成為第一大半導體設備。隨著線寬的持續減小和3D集成電路的發展，刻蝕設備已躍居集成電路采購額最大的設備類型。SEMI數據顯示，全球刻蝕設備市場規模約210.44億美元，占晶圓制造設備總市場規模的22%。由于刻蝕工藝復雜、技術壁壘高，全球刻蝕設備市場集中度高；華經產業研究院數據顯示，2021年全球刻蝕設備CR3超90%。uCCP受益受益3D發展趨勢，制程微縮推動發展趨勢，制程微縮推動ICP需

3、求增長。需求增長。干法刻蝕是目前主流的刻蝕技術，可分為電容性等離子體刻蝕（CCP）和電感性等離子體刻蝕（ICP）兩大類。CCP適用刻蝕硬介電材料以及孔/槽結構，其需求主要來自3D NAND等3D結構發展的推動；ICP適用于刻蝕硬度低或較薄的材料以及挖掘淺槽，因此線寬持續減少是ICP需求主要推動力。中微公司和北方華創是國產刻蝕設備龍頭，分別在CCP和ICP領域占據領先地位。u下游擴產趨勢明確，器件結構多維度升級刺激需求。下游擴產趨勢明確，器件結構多維度升級刺激需求。根據SEMI數據，中國大陸已連續四年成為全球最大半導體設備市場。Gartner預計，2018-2025年中國大陸新建晶圓廠項目為74

4、座，位居全球第一。下游明確的擴產趨勢，疊加半導體全產業鏈迫切的國產化需求，國產刻蝕設備迎來發展良機。器件結構多維度升級同步刺激需求。1）3D NAND/DRAM：高深寬比結構制造常采用CCP刻蝕設備。2）邏輯：）邏輯：GAA晶體管制造需要準確且高選擇性的SiGe各向同性刻蝕；通過刻蝕設備采用多重曝光技術成為我國突破光刻極限關鍵手段。3）互連：）互連：HBM等多芯片堆疊結構以及背面供電架構均需構建TSV；深孔刻蝕是TSV的關鍵工藝，其中Bosch刻蝕是首選技術，通常選擇ICP刻蝕設備。u建議關注標的：建議關注標的：泛林集團、東京電子、應用材料三家全球半導體設備頭部企業均實現了刻蝕、薄膜沉積等多產

5、品線的布局，因此我們認為平臺化建設走在前列的企業更具競爭優勢。北方華創致力于打造半導體設備平臺型企業，布局刻蝕/薄膜沉積/清洗/熱處理四大應用領域，其中ICP突破12英寸各技術節點，CCP實現邏輯/存儲/功率多關鍵制程覆蓋。中微公司是國產刻蝕設備龍頭，CCP設備和ICP設備應用覆蓋度分別達到94%和95%，同時布局薄膜沉積等其他設備，平臺化建設持續推進。u風險提示：風險提示：宏觀經濟和行業波動風險，下游客戶資本性支出波動較大及行業周期性特點帶來的經營風險，下游客戶擴產不及預期的風險，市場競爭加劇風險，研發投入不足導致技術被趕超或替代的風險，研發方向存在偏差的風險等。3請仔細閱讀在本報告尾部的重

6、要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為第一大半導體設備趨勢，刻蝕設備成為第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻蝕：堆疊層數競賽開啟，高深寬比刻蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重曝光技術突破光刻極限生產，多重曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺激助力先進封裝，刺激ICPIC

7、P刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示目錄目錄 4請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光

8、技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄1.1 設備為IC制造第一大資本支出，全球芯片投資Capex預計2024年復蘇1.2 中國大陸連續四年成為全球最大半導體設備市場1.3 制程微縮&3D趨勢推升刻蝕設備用量1.4 20182025年中國大陸新建晶圓廠項目預計為74座，占比位居全球第一1.5 以中芯國際8寸/12寸產線為例，刻蝕設備數量占比約10%1.6 全球刻蝕設備市場集中度高，泛林集團占比近半1.7 干法刻蝕精度更高，已成為主流技術，占比超

9、90%1.8 介質刻蝕和硅刻蝕為主，金屬刻蝕占比僅3%1.9 原子層刻蝕技術ALE滿足極高選擇比和精度的要求1.10 刻蝕主要工藝參數1.11 干法刻蝕常見問題 5請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選

10、擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄2.1 3D NAND簡介2.2 堆疊層數競賽開啟，2030年后有望突破1000層2.3 3D NAND芯片結構2.3.1 3D NAND芯片結構PNC和PUC2.3.2 3D NAND芯片結構晶棧Xtacking2.4 3D NAND制作簡要流程2.5 從工藝角度看2D NAND和3D NAND的區別2.6 存儲陣列涉及的刻

11、蝕工藝2.7 CMOS結構涉及的刻蝕工藝2.8 刻蝕設備數量配置分析2.9 多堆棧堆疊2.9.1 多堆棧堆疊有效解決層數增加的需求與高深寬比刻蝕工藝挑戰間的矛盾2.9.2 長存百層以上NAND采用雙堆棧架構，SK海力士300層NAND將采用三堆棧架構2.10 TEL低溫刻蝕技術實現更高深寬比刻蝕，可應用400層以上NAND生產2.11 1000層NAND：新材料/新器件結構降低刻蝕難度，同時刻蝕降低成本2.12 長江存儲歷代產品信息 6請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體

12、設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄3.1 DRAM主要刻蝕工藝3.2 20nm以下DR

13、AM刻蝕難度顯著提高3.3 電容孔刻蝕是DRAM良率的瓶頸之一，深寬比可超802.3.1 3D NAND芯片結構PNC和PUC2.3.2 3D NAND芯片結構晶棧Xtacking3.4 深接觸孔三大常見問題，高功率CCP刻蝕設備用于高深寬比刻蝕3.5 3D DRAM成未來發展趨勢，SK海力士五層堆疊3D DRAM良率過半3.6 3D DRAM制作工藝流程 7請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開

14、啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄4.1 大馬士革工藝使銅互連得以大規模應用4.2 金屬硬掩模一體化刻蝕為后段金屬溝槽/通孔刻蝕的主流4.3 BEOL互連技術未來發

15、展趨勢4.4 GAA晶體管是3nm以下節點的首選器件結構4.5 GAA晶體管制造需準確且高選擇性的SiGe各向同性刻蝕4.6 三種常規SiGe選擇性刻蝕技術4.7 新型SiGe選擇性刻蝕技術4.8 多重曝光技術4.8.1 多重曝光技術成為我國突破光刻極限關鍵手段4.8.2 SA技術精度更高，所需刻蝕次數更多 8請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊

16、技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄5.1 TSV助力先進封裝，通常選擇ICP刻蝕設備制造5.2 TSV應用領域5.3 背面供電方面采用TSV結構實現互連 9請仔細閱讀在本報告尾部的重要法律聲明01020403050

17、6受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關

18、注標的建議關注標的07風險提示風險提示分目錄分目錄6.1 北方華創（002371.SZ）6.2 中微公司（688012.SH）6.3 泛林集團（LRCX.O）6.4 東京電子（8035.T）6.5 應用材料（AMAT.O）10請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D

19、 DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄1.1 設備為IC制造第一大資本支出，全球芯片投資Capex預計2024年復蘇1.2 中國大陸連續四年成為全球最大半導體設備市場1.3 制程微縮&3D趨勢推升刻蝕設備用量1.4 20182025年中國大陸新建晶圓廠項目預計為74座，占比位居全球第一1.5 以中芯國際

20、8寸/12寸產線為例，刻蝕設備數量占比約10%1.6 全球刻蝕設備市場集中度高，泛林集團占比近半1.7 干法刻蝕精度更高，已成為主流技術，占比超90%1.8 介質刻蝕和硅刻蝕為主，金屬刻蝕占比僅3%1.9 原子層刻蝕技術ALE滿足極高選擇比和精度的要求1.10 刻蝕主要工藝參數1.11 干法刻蝕常見問題 11請仔細閱讀在本報告尾部的重要法律聲明資料來源：Gartner，TEL，華金證券研究所1.1 設備為設備為IC制造第一大資本支出，全球芯片投資制造第一大資本支出，全球芯片投資Capex預計預計2024年復蘇年復蘇u根據Gartner數據，集成電路制造設備投資一般占集成電路制造領域資本性支出的

21、70%-80%，且隨著工藝制程的提升，設備投資占比也將相應提高當制程達到14/16nm時，設備投資占比可達85%。u芯片制造是集成電路制造過程中最重要、最復雜的環節，對應設備投資占比可達78%-80%。u由于2021年和2022年全球集成電路投資過熱以及2023年全球經濟不景氣，2023年全球芯片投資Capex預計下降至1635億美元，2024年有望開始復蘇。圖：芯片制造全流程圖：全球芯片投資Capex（億美元）152418221635 16391746185219110200400600800100012001400160018002000202120222023F2024F2025F202

22、6F2027F投資項目及金額占比投資項目及金額占比廠房建設：20%-30%設計：2%-7%土建設施：30%-40%潔凈室分工：50%-70%設備投資：70%-80%硅片制造：1%-3%芯片制造：78%-80%封裝測試：18%-20%表：集成電路制造領域典型資本開支結構（%）12請仔細閱讀在本報告尾部的重要法律聲明資料來源：SEMI，北方華創，華金證券研究所1.2 中國大陸連續四年成為全球最大半導體設備市場中國大陸連續四年成為全球最大半導體設備市場u根據SEMI數據，2024H1全球半導體設備銷售額為532億美元；其中，中國大陸半導體設備銷售額為247億美元，占比達46.43%，創歷史新高，連續

23、五年成為全球最大半導體設備市場。u相比后道環節，前道晶圓制造技術難度更高，涉及工藝更繁雜，涵蓋光刻、刻蝕、薄膜沉積、清洗、離子注入、化學機械平坦等工藝，因此所需設備價值量更高、種類更多。SEMI數據顯示，2023年晶圓制造設備市場規模約占半導體設備總市場規模的90%。u刻蝕工藝用于去除特定區域的材料來形成微小的結構和圖案。隨著集成電路線寬的持續減小和3D集成電路的發展，刻蝕設備已躍居集成電路采購額最大的設備類型。2023年刻蝕設備市場規模約210.44億美元，占晶圓制造設備總市場規模的22%。圖：歷年全球和中國大陸半導體設備銷售額及占比（億美元，%）圖：2023年全球半導體設備市場分布（%）9

24、0%10%晶圓制造設備測試、封裝等設備22%22%17%39%刻蝕設備薄膜沉積設備光刻設備其他晶圓制造設備國家國家/地區地區市場規模（億美元）市場規模（億美元）占比（占比（%）中國大陸33035%中國臺灣17919%韓國18319%北美洲11112%日本697%歐洲576%其他202%圖：2023年各國家/地區晶圓制造設備市場規模及占比（億美元，%）0%10%20%30%40%50%02004006008001,0001,2002012201320142015201620172018201920202021202220232024H1全球中國大陸中國大陸銷售額占比 13請仔細閱讀在本報告尾部的

25、重要法律聲明15%50%85%50%0%20%40%60%80%100%2D NAND3D NAND刻蝕薄膜沉積、光刻等其他設備0%5%10%15%20%成批設備物理薄膜工藝控制化機拋光化學薄膜資料來源：SEMI，IC insights，智研咨詢，華金證券研究所1.3 制程微縮制程微縮&3D趨勢推升刻蝕設備用量趨勢推升刻蝕設備用量u 由于光刻機的波長限制，14nm及以下的邏輯芯片需要雙重模板和四重模板工藝；同時存儲器從2D至3D的轉變需要進行極高深寬比的深層結構刻蝕，進而大幅增加對干法刻蝕設備的需求。u 根據Gartner數據，干法刻蝕設備20132023年CAGR高達15.34%，位居半導體

26、芯片前道設備第一。圖：2D NAND和3D NAND設備支出分布（%）202840566411714016005010015020065nm45nm28nm20nm14nm10nm7nm5nm0%20%40%60%80%100%20192020F2021F2022F2023F2024F10nm10nm-20nm20nm-40nm40nm-0.18m0.18m圖：不同制程芯片所需刻蝕次數（次）圖：歷年全球新建產能各制程占比（%）圖：不同半導體芯片前道設備20132023年CAGR（%）14nm及以下所需的多重模板工藝推動刻蝕次數大幅提升。14請仔細閱讀在本報告尾部的重要法律聲明資料來源：Gart

27、ner，華金證券研究所1.4 20182025年中國大陸新建晶圓廠項目預計為年中國大陸新建晶圓廠項目預計為74座，占比位居全球第一座，占比位居全球第一u Gartner預計，2018-2025年全球新建晶圓廠項目總數預計為171座，其中中國大陸為74座，占比為43%，位居全球第一。u 中國大陸74座新建晶圓廠項目中，有53座為12寸晶圓項目；Foundry廠為主要建設廠商；目前絕大多數項目均已開始建設；有35座項目將于2024年后開始生產。圖：全球各國家/地區2018-2025年新晶圓廠項目數量(座)0 10 20 30 40 50 60 70 80 中國大陸美國日本中國臺灣歐洲韓國其他圖：2

28、018-2025年新晶圓廠項目按晶圓尺寸（左上）、公司類型（右上）、建設起始年份（左下）、生產起始年份（右下）分類0 10 20 30 40 50 60 中國大陸日本韓國中國臺灣美國歐洲其他300200150其他0 10 20 30 40 50 60 中國大陸日本韓國中國臺灣美國歐洲其他FoundryIDM/FoundryCIDM/Foundry0 5 10 15 20 25 30 35 40 中國大陸日本韓國中國臺灣美國歐洲其他18-2021-2324-NA0 5 10 15 20 25 30 35 40 中國大陸日本韓國中國臺灣美國歐洲其他18-2021-2324-NA 15請仔細閱讀在本

29、報告尾部的重要法律聲明1.5 以中芯國際以中芯國際8寸寸/12寸產線為例，刻蝕設備數量占比約寸產線為例，刻蝕設備數量占比約10%u 根據芯思想研究院調研，截止2023年12月20日，中國大陸12英寸、8英寸和6英寸及以下的硅晶圓制造線共有210條（不含純MEMS生產線、化合物半導體生產線和光電子生產線）。建成12英寸晶圓廠45座，在建24座，規劃興建或改造13座，全部產能合計420萬片；建成8英寸晶圓廠34座，在建5座，規劃興建或改造11座，全部產能合計220萬片。u 以中芯國際8寸/12寸產線為例，單條產線約有10%的設備為刻蝕設備。1212英寸英寸8 8英寸英寸6 6英寸英寸5/4/35/

30、4/3英寸英寸建成數量（座）45344863規劃產能（萬片）238168264730裝機產能（萬片）-152206-實際產能（萬片）125-140140180-在建數量（座）2454-規劃產能（萬片）1252021-規劃興建/改造數量（座）13116-規劃產能（萬片）573234-總產能（萬片）420220319730其中外資產能（萬片）7735-圖：截至2023年12月20日，中國大陸硅晶圓制造線統計（不含純MEMS生產線、化合物半導體生產線和光電子生產線）0 10 20 30 40 50 60 檢測設備化學氣相沉積設備測試設備刻蝕設備物理氣相沉積設備高溫/氧化/退火設備清洗設備其他設備離子

31、注入設備研磨拋光設備光刻機去膠設備涂膠設備0 50 100 150 200 250 檢測設備高溫/氧化/退火設備刻蝕設備化學氣相沉積設備物理氣相沉積設備清洗設備涂膠設備光刻機研磨拋光設備去膠設備其他設備離子注入設備圖：中芯國際天津T2車間月產9萬片180nm的8寸晶圓產線設備配置數量（臺）圖：中芯國際天津T3車間月產1萬片90nm的12寸晶圓產線設備配置數量（臺）刻蝕設備數量為92臺，占比為11.95%刻蝕設備數量為25臺，占比為8.99%資料來源：中芯國際，國家環境保護總局，芯思想研究院，華金證券研究所 16請仔細閱讀在本報告尾部的重要法律聲明0 50 100 150 200 250 300

32、 350 400 0 100 200 300 400 500 600 15Q115Q316Q116Q317Q117Q318Q118Q319Q119Q320Q120Q321Q121Q322Q122Q323Q123Q324Q1等離子體干法刻蝕機進口數量其他刻蝕及剝離設備進口數量等離子體干法刻蝕機進口平均單價（RHS）其他刻蝕及剝離設備進口平均單價（RHS）資料來源：中國海關總署，中微公司，北方華創，華經產業研究院，華金證券研究所1.6 全球刻蝕設備市場集中度高，泛林集團占比近半全球刻蝕設備市場集中度高，泛林集團占比近半u 由于刻蝕工藝復雜、技術壁壘高，早期進入市場的國際巨頭如泛林集團、東京電子、應

33、用材料等擁有領先的技術工藝及客戶資源，壟斷了全球刻蝕設備市場。根據華經產業研究院數據，2021年全球刻蝕設備CR3超90%。u 隨著集成電路中器件互連層數增多，刻蝕設備的使用量不斷增大，泛林半導體由于其刻蝕設備品類齊全，從65nm、45nm設備市場起逐步超過應用材料和東京電子，占據全球近一半的市場份額。u 中微公司和北方華創是國產刻蝕設備龍頭，分別在CCP和ICP領域占據領先地位。截至24H1，中微公司CCP刻蝕設備累計交付超3600個反應臺，超300個反應臺進入5nm及以下生產線。北方華創在刻蝕技術方面實現12英寸硅、金屬、介質刻蝕機全覆蓋；截至2023年底，刻蝕產品系列累計出貨超3500腔

34、（ICP超3200腔，CCP超100腔）。圖：2021年全球刻蝕設備競爭格局（%）圖：歷年各季度我國制造半導體器件或IC的等離子體干法刻蝕機和其他刻蝕及剝離設備進口數量（臺）和進口平均單價（萬美元）泛林集團46%東京電子29%應用材料16%中微公司2%北方華創2%其他5%進口設備以高單價的等離子體干法刻蝕機為主。17請仔細閱讀在本報告尾部的重要法律聲明ICP刻蝕47.9%CCP刻蝕47.5%除膠機3.5%晶圓邊清除1.1%資料來源：中微公司，MGR，華經產業研究院，華金證券研究所1.7 干法刻蝕精度更高，已成為主流技術，占比超干法刻蝕精度更高，已成為主流技術，占比超90%u刻蝕可分為濕法刻蝕和

35、干法刻蝕。濕法刻蝕各向異性較差，側壁容易產生橫向刻蝕造成刻蝕偏差，通常用于工藝尺寸較大的應用，或用于干法刻蝕后清洗殘留物等。干法刻蝕是目前主流的刻蝕技術，占比超90%，其中以等離子體干法刻蝕為主導。u等離子體刻蝕設備是除光刻機以外最關鍵的微觀加工設備，是制程步驟最多、工藝過程開發難度最高的設備。其由多個真空等離子體反應腔和主機傳遞系統構成，其原理是利用等離子體放電產生的帶化學活性的粒子，在離子的轟擊下，與表面的材料發生化學反應，產生可揮發的氣體，從而在表面的材料上加工出微觀結構。u根據產生等離子體方法的不同，干法刻蝕可分為電容性等離子體刻蝕（CCP）和電感性等離子體刻蝕（ICP）兩大類。CCP

36、受益3D發展趨勢，制程微縮推動ICP需求增長。圖：2022年全球刻蝕設備市場產品結構（%）表：CCP和ICP技術對比圖：CCP刻蝕設備結構圖：ICP刻蝕設備結構刻蝕技術刻蝕技術原理原理應用場景應用場景電容性等離子體刻蝕CCP通過對相互平行放置的電極施加射頻功率產生的高頻電磁場激發產生等離子體。這種等離子體密度低，可調節性較差，但能量高。適用于蝕刻硬介電材料，如氧化物和氮氧化物，以及硬掩模。此外，還有各種專業孔和槽，例如中間部分的接觸孔、邏輯芯片網格的側壁，以及3D NAND存儲器中的深槽、深孔和連接孔。電感性等離子體刻蝕ICP通過電感應線圈產生的感應磁場產生等離子體，由于能量傳遞機制類似于兩個

37、電感線圈相互耦合形成的變壓器，有時ICP又被稱為變壓器耦合等離子體(TCP)。這種等離子體密度高、能量低，但具有可相對獨立控制等離子體密度和離子能量的優點。適用于蝕刻單晶硅、多晶硅、金屬和其他硬度低或相對薄的材料，也適用于挖掘淺槽。通常用于硅蝕刻和金屬蝕刻，包括硅淺槽、鍺、多晶硅柵極、金屬柵極、應變硅、金屬線、金屬焊盤、鑲嵌蝕刻金屬硬掩模和多重成像。18請仔細閱讀在本報告尾部的重要法律聲明資料來源：Gartner，智研咨詢，盾源聚芯，集成電路制造工藝種的化學原理與應用（楊高琦），華金證券研究所1.8 介質刻蝕和硅刻蝕為主，金屬刻蝕占比僅介質刻蝕和硅刻蝕為主，金屬刻蝕占比僅3%u 根據被刻蝕材料

38、的不同，干法刻蝕可分為介質刻蝕、硅刻蝕和金屬刻蝕三大類。u 在接觸孔和通孔結構的制作中需要使用介質刻蝕，目的是使其在層間電介質（ILD）中刻蝕出窗口。然而高深寬比（窗口的深與寬的比值）的窗口刻蝕具有一定的挑戰性。u 硅刻蝕（包括多晶硅）應用于需要去除硅的場合，如刻蝕多晶硅晶體管柵和硅槽電容，是定義特征尺寸的關鍵工序。對多晶硅的刻蝕要求具有高選擇比u 金屬刻蝕主要是在金屬層上去掉鋁合金復合層，制作出互連線。因銅互連技術的廣泛應用，金屬刻蝕占比較低，僅3%。0 40 80 120 160 200 201920202021E2022E2023E2024E2025E介質刻蝕設備導體刻蝕設備（包括硅刻蝕

39、和金屬刻蝕）刻蝕材料刻蝕材料刻蝕對象刻蝕對象刻蝕目的刻蝕目的刻蝕要求刻蝕要求市場占比市場占比設備選用設備選用介質刻蝕介質材料刻蝕，包括氧化硅、氮化硅、光刻膠等 制作接觸孔、通孔，形成MOS器件的有源區和鈍化窗口1、注意刻蝕接觸孔對下層Si、SiN、抗反射涂層的高選擇比；2、注意刻蝕通孔對TiN、W、Al的高選擇比。49%CCP設備為主導體刻蝕硅刻蝕用于除硅，包括單晶硅、多晶硅、硅化物等形成MOS柵電極（屬于特征尺寸刻蝕）、STI槽和垂直電容槽1、高選擇比，防止柵氧化層穿通，大于150：1；2、高均勻性和重復性；3、高度的各向異性，因多晶硅柵在源/漏的注入過程中起阻擋層的作用；4、通過多步工藝對

40、溝槽實現精確的控制，包括一致的光潔度、接近的垂直側壁、準確的深度、圓滑的溝槽頂角/底角。48%ICP設備為主金屬刻蝕刻蝕鋁、鎢、銅及合金層制作出金屬互連線1、高刻蝕速率；2、對下面層的高選擇比；3、高均勻性、CD控制精確（尺寸控制會影響器件溝道長度）；4、無等離子誘導充電帶來的器件損傷；5、殘留物污染少；6、快速去膠；7、不腐蝕金屬。3%圖：歷年全球集成電路制造刻蝕設備市場規模（億美元）表：介質刻蝕、硅刻蝕和金屬刻蝕三種干法刻蝕技術介紹 19請仔細閱讀在本報告尾部的重要法律聲明資料來源：原子層刻蝕技術研究進展（盧紅亮等人），華金證券研究所1.9 原子層刻蝕技術原子層刻蝕技術ALE滿足極高選擇比

41、和精度的要求滿足極高選擇比和精度的要求u 隨著先進芯片的關鍵尺寸不斷縮小，甚至要求具有三維結構（如FinFET和3D NAND），刻蝕工藝需滿足極高選擇比和精度的要求。納米級器件結構對于允許的工藝尺寸誤差一般約為其自身尺寸的10%；例如，寬度為5nm的晶體管柵極結構允許誤差僅為0.5nm，相當于24個原子層厚度。傳統的等離子體刻蝕技術難以滿足上述需求。u ALE（原子層刻蝕）工藝是ALD的逆向過程，具有薄膜刻蝕的自限制性，可實現每個循環周期單ALE工藝過程，進而實現原子層尺寸和精度的器件加工。因移除材料效率低而移除膜層較厚，早期ALE技術被認為不可能應用于實際生產。器件關鍵尺寸的不斷縮?。ㄔS多

42、功能層膜厚已小于23nm）使得ALE迎來發展良機。u ALE技術主要可以分為等離子體增強ALE和熱ALE，均包括兩個半反應過程。圖：原子層刻蝕工藝按照自限制性方式進行的理想ALE工藝過程，每個循環周期刻蝕掉襯底的厚度為1個單原子層。第一個半反應：將反應氣體1引入到反應腔中，對材料表面進行改性，形成單層自限制層。停止通入反應氣體1，并將多余的反應氣體1和副產物排出反應腔。第二個半反應：引入具有一定能量的離子（通常氬離子）轟擊表面或活性反應氣體2，除去單層自限制層從而實現自限制刻蝕行為。最后停止引入高能粒子或反應氣體2，除去刻蝕副產物以及多余粒子或反應氣體2，以完成一個ALE循環周期。20請仔細閱

43、讀在本報告尾部的重要法律聲明資料來源：寬禁帶半導體技術創新聯盟，半導體行業前沿，華金證券研究所1.10 刻蝕主要工藝參數刻蝕主要工藝參數u 刻蝕工藝參數包括不完全刻蝕、過刻蝕、刻蝕速率、鉆蝕、選擇比、均勻性、縱橫比及側邊的各向異性/各向同性刻蝕等。工藝參數工藝參數具體介紹具體介紹不完全刻蝕不完全刻蝕是指表面層還留在圖形孔中或表面上的情況，原因包括刻蝕時間過短、待刻蝕薄膜厚度不均勻等。過刻蝕在任何的刻蝕工藝中，總會有一定程度的、計劃的過刻蝕，以便允許表層厚度變化，或是為了下一步工藝的要求等?？涛g速率單位時間內刻蝕深度?？涛g中最常見的問題之一負載效應是指在刻蝕過程中由于反應等離子體不充足而引起的刻

44、蝕速率降低或刻蝕不均勻的效應。鉆蝕從最外的表面開始到底部的過程中刻蝕同樣也會在最外表面進行，結果會在側面形成一個斜面，當這種作用在光刻膠邊緣下被刻蝕，可稱為鉆蝕。選擇比在同一刻蝕條件下兩種不同材料刻蝕速率快慢之比。均勻性衡量刻蝕工藝在整個硅片上，或整個一批，或批與批之間刻蝕能力的參數?？v橫比水平寬度與垂直高度之比（即高度除以寬度），電路的關鍵尺寸（CD）越小，縱橫比值越大各向同性/各向異性各向同性是指刻蝕會向各個方向進行；各向異性與之相反，更易獲得理想的刻蝕圖形表：刻蝕工藝參數介紹圖：不完全刻蝕、過度刻蝕、正?？涛g示例圖：刻蝕縱橫比示意圖圖：各向異性/各向同性刻蝕對比 21請仔細閱讀在本報告尾

45、部的重要法律聲明資料來源：半導體全解，華金證券研究所1.11 干法刻蝕常見問題干法刻蝕常見問題u 干法刻蝕中常見問題包括負載效應、微溝槽效應和充電效應等。負載效應是刻蝕中最常見的問題之一，是指在刻蝕過程中由于反應等離子體不足而引起的刻蝕速率降低或刻蝕不均勻的效應。問題問題介紹介紹解決方式解決方式負載效應（Loading effect）由于反應等離子體不充足而引起的刻蝕速率降低或刻蝕不均勻的效應。負載效應由刻蝕系統特點決定，普遍存在于所有的反應離子刻蝕中。1、需要更高密度、分布更均勻的等離子體；2、可在反應氣體中加入輔助氣體以稀釋和均勻等離子體、提升真空系統性能以加快等離子體的交換和刻蝕產物抽除

46、、以及在設計光刻板時注意平衡圖形密集程度等。微溝槽效應（Trenching effect）在刻蝕過程中側壁附近的刻蝕速率大于溝槽中心的刻蝕速率而導致的倒角現象。該效應是由于高能粒子以一定角度轟擊到刻蝕側壁時，能量未能損耗完全而被側壁反射下滑至底部形成繼續刻蝕而導致的，該效應的產生與高能粒子的入射角度以及側壁的傾角均有關系，因此側壁溝槽的出現往往伴隨著非完全陡直的側壁。加大RF功率能在一定程度上增加入射粒子的準直性從而提高側壁陡直度和降低溝槽效應。但除此之外，刻蝕掩膜的負電荷積累也會在一定程度上加重側壁溝槽的產生。充電效應（Charging effect）由于刻蝕掩膜絕緣性導致的部分電子聚集在掩

47、膜表面在樣品頂部形成一個微局域電場，從而對入射粒子的方向產生一定的影響，降低刻蝕各向異性的同時加重溝槽效應。該效應在刻蝕窄溝道圖形時較為常見，且刻蝕時間越長，電子聚集越多該效應越明顯?？赏ㄟ^采用合適的刻蝕掩膜或間歇性刻蝕的方式減緩。圖：負載效應表：干法刻蝕中三種常見問題介紹圖：微溝槽效應圖：充電效應 22請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊

48、發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄2.1 3D NAND簡介2.2 堆疊層數競賽開啟，2030年后有望突破1000層2.3 3D NAND芯片結構2.3.1 3D NAND芯片結構PNC和PUC2.3.2 3D NAND

49、芯片結構晶棧Xtacking2.4 3D NAND制作簡要流程2.5 從工藝角度看2D NAND和3D NAND的區別2.6 存儲陣列涉及的刻蝕工藝2.7 CMOS結構涉及的刻蝕工藝2.8 刻蝕設備數量配置分析2.9 多堆棧堆疊2.9.1 多堆棧堆疊有效解決層數增加的需求與高深寬比刻蝕工藝挑戰間的矛盾2.9.2 長存百層以上NAND采用雙堆棧架構，SK海力士300層NAND將采用三堆棧架構2.10 TEL低溫刻蝕技術實現更高深寬比刻蝕，可應用400層以上NAND生產2.11 1000層NAND：新材料/新器件結構降低刻蝕難度，同時刻蝕降低成本2.12 長江存儲歷代產品信息 23請仔細閱讀在本報

50、告尾部的重要法律聲明資料來源：3D NAND存儲芯片生產線CMP工藝及設備配置研究（程星華等人），Kioxia，華金證券研究所2.1 3D NAND簡介簡介u 隨著制程持續微縮，平面2D NAND的柵極結構和氧化層逐漸減小與變薄，進而導致器件可靠性降低，難以滿足高速、大容量的產品需求，NAND發展開始轉向三維空間，即3D NAND。u 3D NAND是將二維平面結構進行垂直構造，通過一個圓柱形的溝道來制備電荷俘獲單元，從而在保證性能的同時能夠實現更大存儲容量。圖：2D NAND和3D NAND結構對比表：2D NAND與3D NAND性能對比指標指標2D NAND3D NAND單個chip的存

51、儲容量最大為128Gb256Gb以上存儲單元浮柵型浮柵型和電荷捕獲型可靠性低高存儲速度慢快能耗高低 24請仔細閱讀在本報告尾部的重要法律聲明資料來源：TechInsights，Yole，SK 海力士，半導體行業縱橫，華金證券研究所2.2 堆疊層數競賽開啟，堆疊層數競賽開啟，2030年后有望突破年后有望突破1000層層u 3D NAND堆疊層數越高，單die的存儲位元密度和容量都將大幅提升，同時單位容量的存儲位元的制造成本大幅降低。u 根據TechInsights數據，目前各大存儲原廠量產的3D NAND最高層數多為200層以上。2023年8月SK 海力士推出321層NAND樣品，成為全球首家完

52、成300層以上堆疊NAND閃存的公司，預計25H1量產供貨。u 22Q4長江存儲推出基于Xtacking 3.0架構的232層3D NAND產品。TechInsights表示這是當時位密度最高、層數最多的3D NAND產品。三星、Kioxia均表示將在2030年后推出超1000層的3D NAND。圖：3D NAND Roadmap發布時間發布時間世代世代層數層數堆棧層數堆棧層數顆粒類型顆粒類型2013V1241MLC2014V2321MLC&TLC2015V3481TLC2016V4641TLC&QLC2018V5921TLC&QLC2019V61281TLC2021V71762TLC&QLC

53、2022V82362TLC2024EV92802TLC&QLC2025EV104303TLC2027EV115813TLC&QLC2028EV127844TLC2030EV1310584TLC&QLC2031EV1414285TLC表：三星歷代3D NAND數據（2024年后數據為預測值）25請仔細閱讀在本報告尾部的重要法律聲明2.3.1 3D NAND芯片結構芯片結構PNC和和PUCu3D NAND通常由外圍電路和存儲陣列兩部分組成，主要有PNC、PUC以及長江存儲推出的晶棧Xtacking三種架構，其中后兩種為當前主流技術架構。uPNC（Peripheral Circuit Nearby

54、Cell）：）：外圍電路置于存儲陣列旁。隨著3D NAND堆疊層數的增加，外圍電路所占芯片面積比例增大，芯片面積利用率降低。uPUC（Peripheral Circuit Under Cell）：）：外圍電路置于存儲陣列下方。PUC架構可將更多感測電路和頁緩沖器電路放入外圍電路中，從而實現更高的數據傳輸速率。三星COP架構，美光CuA架構和SK海力士4D NAND架構均屬于PUC架構。u然而，PUC架構通常先進行外圍電路結構的制備，在其基礎上再進行存儲陣列制備。由于存儲陣列加工會涉及高溫高壓工藝，易對之前的邏輯電路產生影響。同時，該制備方式下，如發現問題再進行工藝調整將使得研發制造周期變長。圖

55、：3D NAND閃存的3種架構示意圖圖：三星COP架構，美光CuA架構、SK海力士4D NAND架構圖：CUA架構陣列加工涉及高溫高壓工藝易對邏輯電路產生影響資料來源：長江存儲，后摩爾時代集成電路產業技術的發展趨勢（卜偉海等人），華金證券研究所整理 26請仔細閱讀在本報告尾部的重要法律聲明資料來源：長江存儲，Yole，華金證券研究所2.3.2 3D NAND芯片結構芯片結構晶棧晶棧Xtackingu晶棧Xtacking：2018年長江存儲發布晶棧Xtacking架構，通過將外圍電路和存儲陣列分開加工，使得外圍電路不受影響，具有更快I/O傳輸速度、更高存儲密度和提升研發效率并縮短生產周期三大優點

56、。隨著存儲陣列的堆疊層數不斷提高，晶棧Xtacking將成為未來3D NAND的主流技術架構。u更快更快I/O傳輸速度：傳輸速度：在兩片獨立的晶圓上加工外圍電路和存儲單元，有利于選擇更先進的邏輯工藝，實現更高的I/O接口速度及更多的操作功能。u更高存儲密度：更高存儲密度：在傳統3D NAND架構中，外圍電路約占芯片面積2030%，晶棧Xtacking架構將外圍電路置于存儲單元之上，實現比傳統3D NAND更高的存儲密度，芯片面積可減少約25%。u提升研發效率并縮短生產周期：提升研發效率并縮短生產周期：利用存儲單元和外圍電路的獨立加工優勢，實現了并行的、模塊化的產品設計及制造，產品開發時間可縮短

57、三個月，生產周期可縮短20%。此外，模塊化的方式可引入NAND外圍電路的創新功能以實現NAND的定制化。圖：Xtacking架構是在兩片晶圓上完成獨立的制造工藝再通過數十億根金屬互連通道VIAs進行兩片晶圓的鍵合圖：Xtacking架構中兩片晶圓鍵合電鏡圖 27請仔細閱讀在本報告尾部的重要法律聲明資料來源：Lam Research，Appiled Materials，華金證券研究所整理圖：3D NAND制作簡要流程1選用特定晶向的硅片作為襯底。2采用CVD交替沉積多層薄膜直至所需層數。常見兩種搭配是氧化物-氮化物和氧化物-多晶硅，比如三星選擇的是氮化硅和二氧化硅。多層沉積的難點在于保證高堆疊層

58、的精確厚度和良好均勻性。3沉積溝道刻蝕用的硬掩模，通常選擇具有高耐蝕刻性的無定形碳膜?？涛g氣體以O2為主，輔以N2和H2。4通過刻蝕將硬掩模開口，以便刻蝕下方多層薄膜。5溝道通孔刻蝕，刻蝕氣體以含氟氣體為主。6臺階刻蝕，氧化硅刻蝕氣體通常為CF4/CHF3,而氮化刻蝕氣體通常為CH2F2等氣體。7狹縫刻蝕8刻蝕SiNx形成字線9字線填充：依次填充TiN、W溝道通孔填充101112接觸孔刻蝕接觸孔填充2.4 3D NAND制作制作簡要簡要流程流程 28請仔細閱讀在本報告尾部的重要法律聲明資料來源：IEEE Xplore，Entegris，Lam Research，華金證券研究所整理2.5 從工藝

59、角度看從工藝角度看2D NAND和和3D NAND的區別的區別u 不同于2D NAND，3D NAND的制造工藝難點從光刻技術轉向沉積和刻蝕技術。u 臺階刻蝕難點在于臺階尺寸的可重復性以及高選擇比的側向修整工藝（Trim）。狹縫刻蝕、溝道孔洞刻蝕和接觸孔刻蝕均要求設備具有高深寬比（High Aspect Ratio，HAR）刻蝕能力。u 刻蝕的難度受孔間距和模具總高度兩方面決定，前者與橫向縮放即制程有關，后者與堆疊層數有關。三星表示刻蝕難度與模具高度平方成正比，與通道口間距立方成反比。Lam Research數據顯示，96層3D NAND晶圓的刻蝕深寬比高達70：1，且每塊晶圓中約有一萬億個細

60、小通孔，這些孔道必須互相平行規整。圖：3D NAND所需刻蝕具體應用2D NAND3D NANDAdvanced Lithography（technically and cost）HAR etching(profile control,mask formation,and selectivity,etc.)Not enough charge available to store multiple bitsHAR deposition(uniformity and quality in extreme geometries)Cross talk between cellsNeed to acce

61、ss cells in 3D(staircase structure required)Uniformity of cell performance-不完全刻蝕、弓形刻蝕、扭曲以及頂部和底部之間的CD差異是HAR刻蝕工藝面臨的巨大挑戰。表：2D和3D NAND各自技術難點圖：HAR刻蝕主要挑戰圖：刻蝕難度與橫向縮放/縱向高度的數量關系 29請仔細閱讀在本報告尾部的重要法律聲明資料來源：3D NAND存儲芯片刻蝕設備選型和數量配置研究（程星華等人），華金證券研究所2.6 存儲陣列涉及的刻蝕工藝存儲陣列涉及的刻蝕工藝刻蝕工藝刻蝕工藝介紹介紹刻蝕設備選型刻蝕設備選型臺階刻蝕難點在于臺階尺寸的可重復性

62、以及高選擇比的側向修整工藝（Trim）。掩膜層不斷變薄，側向需要刻蝕掉固定的尺寸，要求精準地控制Trim時間。在反應過程中，已打開的臺階部分需要減少膜層損失，要求該步驟減弱縱向轟擊能力并引入聚合物保護，可以通過調整反應氣體和偏置功率等條件達到該目的。同時，該工藝對晶圓的均勻性要求非常高。優先選擇TCP刻蝕設備。狹縫刻蝕三種刻蝕工藝均要求刻蝕設備需要具有高深寬比刻蝕能力，如96層的3D NAND器件堆疊層刻蝕的深寬比高達70：1。如何克服不完全刻蝕、弓形刻蝕、扭曲，以及堆疊頂部和底部之間的CD差異是刻蝕工藝面臨的巨大挑戰。通常選擇CCP刻蝕設備以實現縱向較高的轟擊能力；其次，該工藝對晶圓的均勻性

63、和選擇比有很高的要求，刻蝕設備需要具有多區域氣體分配以及多區控溫的功能。溝道孔洞刻蝕接觸孔刻蝕u 對于刻蝕設備選型，在滿足技術節點的前提下，1）Plasma類型：類型：首先要根據工藝特點選擇合適的Plasma類型以滿足不同需求，CCP類型具有較強深寬比加工能力，ICP類型可以產生較均勻的等離子體，TCP類型則可兩者兼顧；2）特色功能：）特色功能：考慮設備的特色功能對工藝的改善，比如多區域加熱、Plasma分布可控和多區氣體分配功能等。3）成本等其他因素：）成本等其他因素：對于同一個工藝制程，還需要考慮設備成本、設備綜合效率（OEE）和良率等其他因素。u 存儲陣列涉及的刻蝕工藝主要為臺階刻蝕、狹

64、縫刻蝕、溝道孔洞刻蝕和接觸孔刻蝕。臺階刻蝕難點在于臺階尺寸的可重復性以及高選擇比的側向修整工藝，優選TCP刻蝕設備，而后三者要求設備具有高深寬比刻蝕能力，通常選擇CCP刻蝕設備。表：存儲陣列涉及的刻蝕工藝介紹及所需刻蝕設備類型圖：臺階刻蝕結構示意圖 30請仔細閱讀在本報告尾部的重要法律聲明2.7 CMOS結構涉及的刻蝕工藝結構涉及的刻蝕工藝u CMOS結構涉及的刻蝕工藝主要為淺層溝道隔離刻蝕、柵極刻蝕、補償側墻刻蝕、鎢接觸孔刻蝕、銅通孔（Via）刻蝕和介質溝槽（Trench）刻蝕。u 淺層溝道隔離刻蝕、柵極刻蝕和鎢接觸孔刻蝕三類工藝對均勻性要求高，因此靜電吸盤需要具備多區動態控溫功能，同時設備

65、還需配置多區氣體分配系統。u 此外，鎢接觸孔刻蝕工藝要求刻蝕設備需要具有高深寬比刻蝕能力，通常選用電容性等離子體（CCP）刻蝕設備。表：CMOS結構涉及的刻蝕工藝介紹及所需刻蝕設備類型刻蝕工藝刻蝕工藝介紹介紹刻蝕設備選型刻蝕設備選型淺層溝道隔離刻蝕在硅基底上刻出數道溝渠以隔離各個器件。該工藝需精確地控制關鍵尺寸和溝道深度，同時要求工藝設備具有非常均勻的刻蝕速率。通常選擇變壓器耦合等離子體（TCP）刻蝕設備，同時要求靜電吸盤具有多區動態控溫的功能，通過調節內外圈溫度來改善CD和深度的均勻性。柵極刻蝕該工藝用以形成器件開關。柵極材料在28nm以上一般為多晶硅，主要反應氣體為Cl2/HBr或SF6/

66、CH2F2。通過調節反應氣體的比例用量來調整柵極的側壁角和CD，因其微小的變化對芯片的電性影響很大，故該工藝對均勻性要求非常高，在晶圓邊緣易發生良率損失。除了靜電吸盤需要具備多區動態控溫功能，還要求設備配置多區氣體分配系統，如邊緣可通入小劑量的CH3F改善晶圓的均勻性。此外，還需要增加電感線圈調節功能，通過調整內、外圈電流比例來控制Plasma的分布，一般選用電感耦合等離子體（ICP）或TCP刻蝕設備補償側墻刻蝕在柵極兩側形成薄膜以隔絕低摻雜的漏區及源、漏區。該工藝主要由兩道工序完成，先沉積氧化硅和氮化硅膜層，再利用刻蝕去除表面的氮化硅，最終在多晶硅柵極側面保留一部分氮化硅。此加工過程不需要掩

67、膜版，而是利用回刻形成。該刻蝕工藝制程步驟較少，通常選用CH2F2和O2參與反應進行主刻蝕和過刻蝕，反應過程中無需很強的縱向轟擊能力。優選用ICP或TCP刻蝕設備鎢接觸孔刻蝕用以形成連接柵極和源、漏區到金屬層。通過刻蝕工藝穿過層間電介質形成的深孔，再填充鎢金屬用以連接前段開關和金屬層。深孔對應著下方的柵極和源、漏極，導通性決定了開關的有效性。因此，控制通孔的CD和深度非常重要，既要保證縱向貫通，還要求深孔上、下口尺寸穩定。由于前層光刻Overlay的偏移以及刻蝕速率的波動，晶圓邊緣易出現通孔異常而導致器件失效?？涛g設備需精確控制刻蝕速率的均勻性，要求晶圓邊緣具備精細化的供氣裝置，可在上電極邊緣

68、通入小流量的氣體（如O2）進行調節。此外，刻蝕設備需具有高深寬比刻蝕能力，反應腔內等離子體要有很強的縱向轟擊能力。通常選擇電容耦合等離子體（CCP）刻蝕設備。銅通孔（Via）刻蝕形成縱向金屬層互連通孔先溝槽后通孔工藝：需先進行TiN硬掩?？涛g，主要刻蝕氣體為Cl2和BCl3。由于生成物易在反應腔壁積累，要求設備具有自清潔功能。因為硬掩膜比較薄，無需很強的縱向轟擊能力，一般選用ICP刻蝕設備。先通孔后溝槽工藝：通孔刻蝕主要由底部抗反射涂層打開、主刻蝕和過刻蝕三步組成，需要設備通過高偏置功率產生較強的縱向轟擊能力。通常選用CCP刻蝕設備。介質溝槽（Trench）刻蝕形成橫向導線通道，經過銅金屬填充

69、和化學機械研磨最終形成金屬互連圖：通孔和溝槽結構示意圖資料來源：3D NAND存儲芯片刻蝕設備選型和數量配置研究（程星華等人），華金證券研究所 31請仔細閱讀在本報告尾部的重要法律聲明0510152025溝道孔洞刻蝕狹縫刻蝕接觸孔刻蝕臺階刻蝕清理32L64L128L2.8 刻蝕設備數量配置分析刻蝕設備數量配置分析u 刻蝕設備數量需求變化主要來自Array存儲結構堆疊層數的變化。隨著堆疊層數的增加，相同工藝制程次數增加以及待刻蝕膜層厚度增加是刻蝕工藝設備數量需求增加的主要原因。u 隨著堆疊層數的增加，刻蝕設備數量占比不斷攀升；128L的3D NAND產線中刻蝕設備數量占比接近一半。u 對于不同堆

70、疊層數，CMOS驅動部分的刻蝕設備用量需求不變，Array存儲結構刻蝕設備數量的變化明顯。臺階刻蝕和清理工藝刻蝕設備用量提升主要來自加工次數增長，而溝道通孔、狹縫和接觸孔工藝則是來自于加工時長變長。0%10%20%30%40%50%60%LithoEtchIMPDiffTFCMPWET32L64L128L0%5%10%15%20%CMOS溝道孔洞刻蝕臺階刻蝕狹縫刻蝕接觸孔刻蝕清理32L64L128L圖：150K/月假定產能下各個工藝區設備數量占比（%）圖：不同堆疊層刻蝕工藝設備用量（%）圖：不同堆疊層刻蝕工藝加工次數（次）32/64L產品的堆疊層均為一次性堆疊完成，128L產品則是由2組64L

71、堆疊層組成。臺階刻蝕單次形成的臺階數量固定，設備數量需求幾乎正比于堆疊層數。隨著堆疊層不斷升高，待刻蝕膜厚相應增加，溝道通孔、狹縫和接觸孔的刻蝕加工時間變長，單設備WPH下降導致工藝設備數量需求增加。清理工藝負責刻蝕后的掩膜去除和清洗，設備用量會隨著掩膜刻蝕工藝次數增加而提高。資料來源：3D NAND存儲芯片刻蝕設備選型和數量配置研究（程星華等人），華金證券研究所 32請仔細閱讀在本報告尾部的重要法律聲明資料來源：Micromachines，EEWORLD，Semianalysis，華金證券研究所整理2.9.1 多堆棧堆疊有效解決層數增加的需求與高深寬比刻蝕工藝挑戰間的矛盾多堆棧堆疊有效解決層

72、數增加的需求與高深寬比刻蝕工藝挑戰間的矛盾u 多堆棧堆疊是解決3D NAND層數不斷增加的需求與高深寬比刻蝕工藝挑戰之間矛盾的有效解決方案。相比單次直接成型，多堆棧堆疊制造工序更多，制造時間更長，成本更高且良率更低，但技術難度低，其主要技術挑戰在于不同層錯位問題和其導致的溝道刻蝕偏移。u 邁入100層以上后，除三星外的各大存儲廠商都開始采用多堆棧堆疊技術。u 憑借領先的HAR刻蝕技術。三星在128層3D NAND仍選擇單次刻蝕成型，但其同時表示單次刻蝕若超128層則變得十分困難。因此，三星在其第七代176層的V-NAND產品首次引入雙堆棧架構。圖：多堆棧堆疊主要技術挑戰公司公司3D NAND層

73、數層數堆棧數量堆棧數量美光128217622322三星12811762236、3102430、5813784、1058414285SK海力士1282176223823213西部數據/鎧俠112216222122長江存儲12822322表：各公司不同層3D NAND產品堆棧數量圖：多堆棧堆疊可實現更高層數堆疊 33請仔細閱讀在本報告尾部的重要法律聲明資料來源：SK 海力士，Yole，TechInsights，華金證券研究所整理2.9.2 長存百層以上長存百層以上NAND采用雙堆棧架構，采用雙堆棧架構，SK海力士海力士300層層NAND將采用三堆棧架構將采用三堆棧架構u 2022年10月17日，美

74、國商務部工業與安全局出臺了針對半導體領域的大規模的出口管制規則，限制128層及以上NAND閃存芯片生產用設備出口中國。u 不同于其他廠商由64層升級至96層的傳統產品規劃，長江存儲第三代3D NAND通過雙堆棧堆疊將堆疊層數由上一代的64層提升至128層（Deck1 72層，Deck2 69層）。其第四代產品也并未遵循常規升級至176層，而是同樣通過雙堆棧堆疊的方式實現232層堆疊層數（Deck1 128層，Deck2 125層）。u 2023年8月SK海力士推出321層NAND樣品，成為全球首家完成300層以上堆疊NAND閃存的公司，預計25H1量產供貨。TechInsights數據顯示，該

75、321層3D NAND產品的上層Deck字線層數為110層，中間和下層Deck字線層數均為114層。圖：長江存儲128層和232層3D NAND產品結構圖：SK海力士321層NAND采用三層堆疊 34請仔細閱讀在本報告尾部的重要法律聲明資料來源：IEEE Xplore，TEL，華金證券研究所整理2.10 TEL低溫刻蝕技術實現更高深寬比刻蝕，可應用低溫刻蝕技術實現更高深寬比刻蝕，可應用400層以上層以上NAND生產生產u 128層3D NAND需要約6.3m的單層刻蝕，對于超400層的3D NAND，即使采用雙層堆疊，也需要至少8m的單層刻蝕技術。u 2023年6月，TEL推出全新低溫刻蝕設備

76、。該設備在-70C低溫下運行，33分鐘內可蝕刻10m深的ONONO內存通道孔，可應用于超400層的3D NAND制造；同時，該設備放棄了傳統高GWP值的CF和CHF氣體，而是采用GWP值小于1的HF氣體。u SK海力士和三星均在對TEL低溫刻蝕設備進行測試評估，其中SK海力士是將測試晶圓送至日本的TEL實驗室，而三星則是直接引進TEL新設備。圖：堆疊層數、單次刻蝕深度以及堆棧個數間關系圖：TEL新一代低溫刻蝕技術在刻蝕速率和刻蝕深度均有明顯優勢圖：TEL低溫刻蝕設備可在33分鐘內可蝕刻10m深的ONONO內存通道孔圖：TEL低溫刻蝕設備在-70C溫度運行時達到最高刻蝕速率 35請仔細閱讀在本報

77、告尾部的重要法律聲明資料來源：三星，半導體產業洞察，華金證券研究所整理2.11 1000層層NAND：新材料：新材料/新器件結構降低刻蝕難度，同時刻蝕降低成本新器件結構降低刻蝕難度，同時刻蝕降低成本u 2023年12月，三星在IEDM 2023上表示將在其第13代（V13）產品實現1000層以上的字線層數堆疊。u 難度：高層數將導致芯片高度增加，進而使得增加刻蝕難度。三星通過將部分柵極絕緣膜替換為鐵電膜以減少柵極間距等方式實現芯片高度減少。u 成本：三星表示，V10（430層）僅溝道通孔就需重復蝕刻四次，接觸孔等其他三種高深寬比結構需重復蝕刻兩次，高深寬比刻蝕工藝成本占比提升由V4（64層）的

78、21%提升至35%。三星計劃同時進行四種結構的高深寬比刻蝕以減少刻蝕次數，進而降低刻蝕成本。圖：高深寬比刻蝕工藝成本占比隨著層數提升而增長圖：三星通過新材料和新器件結構實現高度減少圖：三星同時進行四種結構的刻蝕以降低刻蝕成本 36請仔細閱讀在本報告尾部的重要法律聲明資料來源：TechInsights，華金證券研究所2.12 長江存儲歷代產品信息長江存儲歷代產品信息u 長江存儲歷代產品迭代過程中，位元密度均實現了大幅度的提升。u 首款3D NAND產品為32層結構，并在第二代64層3D NAND產品首次引入了Xtacking技術。u 第三代產品首次采用雙堆棧架構，成功實現高達128層的層數堆疊，

79、相應的溝道通孔高度約是第二代的兩倍。u 第四代產品同樣采用雙堆棧架構，層數高達232層，垂直單元效率達到91.7%；位元密度實現接近翻倍的提升達到15.0Gb/mm2，超過美光176層QLC和232層TLC的3D NAND產品（位元密度分別為14.9和14.6Gb/mm2）。圖：長江存儲歷代3D NAND位元密度（Gb/mm2）Gen 1（32L MLC）Gen 2（64L TLC）Gen3（128L TLC,1B-Die）Gen4（232L TLC）Memory/Device256 Gb1 Tb2 Tb8 TbDie Markings98081ABCT1BCDT1BEET1AArchitec

80、tureT-CATXtacking 1.0Xtacking 2.0Xtacking 3.0#Dice，Memory/Die4，64Gb4，256Gb4，512Gb8，1TbDie Size76.30 mm257.96 mm260.42 mm268.15 mm2Memory Density0.84 Gb/mm24.42 Gb/mm28.48 Gb/mm215.03 Gb/mm2#Planes1246(Center-XDEC)#Decks，#Gates1,39T1,73T1，141T(69+72)2，253T(128+125)Vertical Cell Efficiency82.1%87.7%90

81、.8%91.7%#Metals381111(BSSC)Channel Hole Height2.74 m4.14 m8.49 m12.0 mWL Pitch(Z-direction，min.)70 nm58 nm58 nm48 nmBL Pitch39 nm39 nm39 nm39 nmUnit Cell Area0.018 m20.021 m20.021 m20.021 m2表：長江存儲歷代3D NAND具體性能參數 37請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D N

82、AND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄3.1 DRAM主要刻蝕工藝3.2 20nm以下DRAM刻蝕難度

83、顯著提高3.3 電容孔刻蝕是DRAM良率的瓶頸之一，深寬比可超802.3.1 3D NAND芯片結構PNC和PUC2.3.2 3D NAND芯片結構晶棧Xtacking3.4 深接觸孔三大常見問題，高功率CCP刻蝕設備用于高深寬比刻蝕3.5 3D DRAM成未來發展趨勢，SK海力士五層堆疊3D DRAM良率過半3.6 3D DRAM制作工藝流程 38請仔細閱讀在本報告尾部的重要法律聲明資料來源：DRAM介質刻蝕工藝和設備發展簡述（胡增文、侯劍秋和周婭），華金證券研究所3.1 DRAM主要刻蝕工藝主要刻蝕工藝u DRAM結構分為存儲陣列（Cell）和外圍區（Periphery）。u DRAM刻蝕

84、工藝按刻蝕材料可分為導體刻蝕和介質刻蝕。BEOL的MC/Via/Trench/PAD、MEOL的CC/PC和Cell的Cap及其介質掩膜版（Mask Open）均屬于介質刻蝕工藝，常采用電容耦合等離子體（CCP）刻蝕設備。u DRAM介質刻蝕按圖形類型可分為完全封閉的孔（Hole）和半封閉的溝槽（Trench）。圖：DRAM剖面結構圖：DRAM介質刻蝕分類存儲區包括前段工藝（Front end of line，FEOL）的 AA、WL、BL，中段工藝（Middle end of line，MEOL）的 BL、電容接觸孔（Capacitor contact，CC）、著陸電板（Landing la

85、d，LP)和存儲段（CELL）的電容孔。外圍區主要是驅動器和放大器。存儲區的WL和BL延伸出來與外圍接觸孔（Periphery contact，PC）底端相連，PC底端還連接著外圍傳遞門（Periphery gate，PG）和外圍區的AA，PC的頂端連接金屬（Landing metal，LM），LM向上繼續連接金屬、接觸孔（metal contact，MC），MC底端連接存儲陣列區的電容上電極，MC再向上即后段工藝（Backend of line，BEOL）連線布局。BEOL連線包括槽（Trench）、通孔（Via）和平板（PAD）。Trench/Via不同世代層數有所不同，一般為24層。大部

86、分Trench/Via都是Cu線工藝，頂層Trench和PAD是Al工藝。39請仔細閱讀在本報告尾部的重要法律聲明3.2 20nm以下以下DRAM刻蝕難度顯著提高刻蝕難度顯著提高u當DRAM迭代至20nm以下時，對刻蝕工藝和刻蝕設備均提出了更高的要求。對于介質刻蝕工藝的挑戰主要來源于圖案的小尺寸、高深寬比和多樣性，設備的挑戰主要來源于對機臺穩定性和晶圓均勻性更加嚴苛的要求。u小孔刻蝕：20nm以下，小孔刻蝕的挑戰主要來自于小CD、圖形負載（Pattern Loading）和材料三個方面。u溝槽刻蝕：線型粗糙度、形貌和均一性是考量溝槽刻蝕物理表現的三大指標。LER/LWR和CD有一定的關聯性，小

87、CD的粗糙現象會更加明顯。對于LER/LWR要求較高的制程，應避免使用較高的離子能量。BEOL第一層連線槽為了有效降低接觸電阻，溝槽的形貌要求盡量直。中間層連接槽還需要關注溝槽與孔界面處的形貌。對于SARP，高掩模選擇比能夠有效保持初始尺寸和形貌。u晶體管的有源區（Active Area，AA），是DRAM存儲陣列區域最關鍵的Pattern之一，其尺寸和形狀則是影響良率和性能的重要因素。作為DRAM中間距最小的圖案，AA通常采用自對準多重圖形技術進行制作。圖：小孔刻蝕挑戰AA SAQP圖形轉移過程：第一次圖形曝光，第二次圖形core etch1 ALD1 spacer etch1,再重復一次c

88、oreetch2ALD2spacer etch2。后對spacer進行切分，分成一個個獨立的掩膜（mask）進一步向下轉移圖形。涉及到的刻蝕材料有光阻、抗反射層、無定形碳、SiO2、無定型Si和單晶Si。a）小尺寸圖案刻蝕中存在刻蝕形貌和相鄰孔間CD均一性較差的問題，需在刻蝕中盡可能地控制形成聚合物的尺寸以及沉積位置。b）P2比P1更深，深度差異源自于停止層分別位于不同深度，造成兩種孔在刻蝕結束后存在一定尺寸差異，需對孔長短邊進行精確控制。c）DRAM介質刻蝕材料的變化主要發生在BEOL孔/槽。Low-k材料在硬度和化學反應特性上和SiO2都存在較大的區別，因此刻蝕過程中在材料分界面形成碗狀的

89、形貌。此外，Low-k材料在刻蝕氣體選擇時，需要嚴格控制活性氧的濃度,以免造成對材料本身的損傷。圖：AA SAQP圖形轉移過程資料來源：DRAM介質刻蝕工藝和設備發展簡述（胡增文、侯劍秋和周婭），華金證券研究所 40請仔細閱讀在本報告尾部的重要法律聲明資料來源：TEL，Applied Materials，DRAM介質刻蝕工藝和設備發展簡述（胡增文，侯劍秋和周婭），華金證券研究所3.3 電容孔刻蝕是電容孔刻蝕是DRAM良率的瓶頸之一，深寬比可超良率的瓶頸之一，深寬比可超80u DRAM中的HARC刻蝕主要用于形成電容孔和深接觸孔。u 隨著尺寸的縮小，電容正向深寬比更高的柱狀結構發展，20nm以下

90、電容孔深寬比已超30。未來，深寬比急劇增大；TEL預計電容深寬比可超80。u 電容孔刻蝕工藝挑戰包括掩膜選擇比、掩膜損傷和孔頂端與底端尺寸的差值等，這些參數通常存在折中效應，重點在于找到工藝最佳的平衡點。此外，設備對晶圓邊緣的控制、可靠性和穩定性等同樣至關重要。晶圓邊緣的孔在電容孔刻蝕后通常會出現刻蝕停止和扭曲的現象，需通過調整機臺邊緣設計以控制晶圓邊緣的等離子體分布。u 作為是DRAM良率的瓶頸之一，電容孔刻蝕所需的設備的生產穩定性至關重要。維護設備量產的穩定性常見方法包括腔室內的清潔和恢復，新舊零部件的搭配和管控等。圖：電容結構圖：DRAM技術Roadmap 41請仔細閱讀在本報告尾部的重

91、要法律聲明3.4 深接觸孔三大常見問題，高功率深接觸孔三大常見問題，高功率CCP刻蝕設備用于高深寬比刻蝕刻蝕設備用于高深寬比刻蝕u 深接觸孔的深寬比通常在1530之間，常見問題包括側掏，底部變形以及隨機堵孔。u 側掏：側掏會使后續填充金屬時候出現空隙（void），從而影響BEOL M1連線的電性可靠性。常見的解決方法是盡可能提高氧化硅對掩模的刻蝕選擇比，將側掏部分限制在頂部的無定形碳中。u 底部變形：底部變形與孔內聚合物的沉積以及側壁充電的均勻性有很大關系，即使微小的變形都容易造成電路短路。u 隨機堵孔：堵孔會造成電路斷路,通常由聚合物沉積過多導致。u CCP刻蝕設備可分為低成本、中等功率和高

92、功率三大類，分別針對不同的介質刻蝕工藝。低成本機型用于大CD制程；中等功率機型屬于介質刻蝕的通用機型；高功率機型是刻蝕設備研發的最難點，主要用于存儲器中的高深寬比刻蝕。類別類別特點特點應用場景應用場景發展趨勢發展趨勢低成本通常選擇低成本的系統設計和零件配套，擁有較少的調節功能用于大CD（微米級或次微米級）的制程，例如BEOL PAD低成本機型在工藝和設備方面都已完全成熟，但是存在量產階段金屬污染所帶來的缺陷和刻蝕速率偏移等問題，需優化清潔規則和零部件的材料。常見的解決方案是增加腔內干法清潔的頻率和強度，但這勢必會加速零部件的消耗，因此零部件表面的鍍層和改性尤為重要。中等功率具有強大的晶圓均勻性

93、調控功能，屬于介質刻蝕的通用機型，涵蓋的制程類型和細分較多。邏輯接觸孔和槽刻蝕往往要求低損傷，因此LF頻率通常選擇1030MHz；而存儲相關制程需要一定強度的離子能量，所以LF頻率通常選擇13MHz。小孔和小槽的刻蝕更精準、更靈活、更快速的溫度控制和氣體切換。例如：1、氣體方面不僅包含傳統的碳氟氣體，還會引入甲烷等高氫含量的氣體用于調節選擇比和孔內形貌。2、引入原子層刻蝕工藝，該工藝優勢為超高的氧化硅對氮化硅選擇比，優異的圖案均勻性以及較低的材料損傷。高功率具有復雜的射頻系統和晶圓邊緣控制組件，需配備高功率低頻的射頻電源。在高功率環境下，CCP設備容易發生擊穿和高溫熔斷等問題，要求對機臺的一些

94、關鍵組件的傳熱導電進行特殊處理。存儲器中的高深寬比刻蝕低頻電源更高功率和更低頻率、多水平脈沖射頻電源的開發、工藝組件的導熱和冷卻能力越來越強和對等離子體邊緣效應的精確控制等。表：不同CCP刻蝕設備介紹資料來源：DRAM介質刻蝕工藝和設備發展簡述（胡增文、侯劍秋和周婭），華金證券研究所 42請仔細閱讀在本報告尾部的重要法律聲明資料來源：SK海力士，NEO Semiconductor，TechInsights，華金證券研究所整理3.5 3D DRAM成未來發展趨勢，成未來發展趨勢，SK海力士五層堆疊海力士五層堆疊3D DRAM良率過半良率過半uDRAM通常通過采用更先進的制程節點以提高位密度，同時

95、制程持續微縮也帶來了感裕度不足、易漏電等諸多挑戰，難以實現穩定的電荷存儲和讀寫操作。uTechInsights預計，DRAM將在2025年后朝著三維的垂直架構發展以提高單位面積的存儲單元數量，即3D DRAM。根據The Elec 2024年5月的消息，三星和美光正分別進行16層和8層3D DRAM的研發。在2024年6月舉辦的VLSI 2024上，SK海力士表示其五層堆疊的3D DRAM生產良率已達56%。u3D DRAM將存儲單元堆疊在邏輯單元之上，可在單位芯片面積內實現更高的容量，同時更寬的晶體管間隙可有效減少漏電流和干擾。此外，3D DRAM通過垂直堆疊的存儲單元進行數據的讀寫，實現更

96、快的訪問速度，同時還具有低功耗、高可靠性等特點，可滿足AI等領域對高速、大容量、低延遲內存的需求。表：DRAM單位存儲單元面積發展趨勢圖：2D DRAM和3D DRAM容量對比圖：SK海力士3D DRAM結構TechInsights預計，DRAM在單位存儲單元面積達到約10.4E-4m2前（約2025年）仍將維持2D架構。NEO Semiconductor推出了名為3D X-DRAM的技術，旨在克服DRAM的容量限制。3D X-DRAM可通過230層堆疊實現128Gb容量，同時NEO提出了每10年容量增加8倍的目標，計劃在20302035年實現1Tb的容量。43請仔細閱讀在本報告尾部的重要法律

97、聲明資料來源：IEEE Xplore，華金證券研究所3.6 3D DRAM制作工藝流程制作工藝流程u 長鑫存儲在2023年度IEEE IMW國際存儲研討會上介紹了3D DRAM研究成果。u 長鑫存儲表示3D DRAM架構與3D NAND類似，同樣可擴展至幾十甚至上百層。此外，3D DRAM將減輕光刻技術的挑戰使得制作工藝更為簡單，同時由于所有層可共享關鍵的光刻和刻蝕工藝，因此在成本端具有明顯優勢。圖：長鑫存儲3D DRAM結構圖：長鑫存儲3D DRAM工藝流程圖：不同堆疊層數3D DRAM的等效技術節點圖：2D DRAM和3D DRAM的設計規則和技術節點3D DRAM工藝流程涉及到的刻蝕工藝

98、：(b)：RIE刻蝕形成有源區；(c)：通過氧化物刻蝕和SiGe橫向刻蝕和ALD形成SiN和低K材料框架；(d)：完全刻蝕SiGe；(g)：打開電容器區域；(h)：去除低K材料；(i)：TiN側壁刻蝕。44請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DR

99、AM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄4.1 大馬士革工藝使銅互連得以大規模應用4.2 金屬硬掩模一體化刻蝕為后段金屬溝槽/通孔刻蝕的主流4.3 BEOL互連技術未來發展趨勢4.4 GAA晶體管是3nm以下節點的首選器件結構4.5 GAA晶體管制造需準確且高選擇性的SiGe各向同性刻蝕4.6 三種常規SiGe選擇性刻蝕技術

100、4.7 新型SiGe選擇性刻蝕技術4.8 多重曝光技術4.8.1 多重曝光技術成為我國突破光刻極限關鍵手段4.8.2 SA技術精度更高，所需刻蝕次數更多 45請仔細閱讀在本報告尾部的重要法律聲明資料來源：大馬士革電鍍銅禪機填充研究進展和展望（王翀等人），半導體材料與工藝，華金證券研究所整理4.1 大馬士革工藝使銅互連得以大規模應用大馬士革工藝使銅互連得以大規模應用u芯片制造可分為前段（FEOL）晶體管制造和后段（BEOL）金屬互連制造。后段工藝是制備導線將前段制造出的各個元器件串連起來連接各晶體管，并分配時鐘和其他信號，也為各種電子系統組件提供電源和接地。u第一代互連技術通常采用鋁和鋁合金作為

101、導體材料。鋁通常采用干法刻蝕中的反應離子刻蝕工藝進行布線。至0.18微米技術節點以下時，鋁作為金屬材料的缺點逐漸顯示出來。銅因具有良好的導電性、較高的熔點以及較好的抗電遷移性能，成為鋁之后金屬互連材料首選。u銅屬于穩定金屬，反應時不易產生揮發性物質，因此干法刻蝕不再適用于銅布線。1997年IBM公司提出大馬士革工藝，通過沉積銅實現布線，互連技術進入銅互連時代。u大馬士革工藝可分為單大馬士革工藝和雙大馬士革工藝，兩者的區別在于互連引線溝槽與互連通孔是否同時淀積填充銅金屬。u單大馬士革工藝通過一次刻蝕和填充工藝來形成，即僅包含溝槽或僅包含通孔，具有更高的分辨率。通常第一金屬銅層（M1）用單大馬士革

102、工藝，其他層用雙大馬士革工藝。圖：鋁布線工藝流程圖：單大馬士革工藝流程圖：芯片剖面圖先金屬蝕刻，后電介質沉積先電介質刻蝕，后通過電鍍沉積銅；電鍍沉積速率遠大于CVD 46請仔細閱讀在本報告尾部的重要法律聲明資料來源：金屬互連及其濕電子化學品的發展研究（陳黎萍），華金證券研究所整理4.2 金屬硬掩模一體化刻蝕為后段金屬溝槽金屬硬掩模一體化刻蝕為后段金屬溝槽/通孔刻蝕的主流通孔刻蝕的主流u 雙大馬士革工藝可一次形成通孔和溝槽，較單大馬士革工藝可減少約20%的工藝流程，可分為先通孔-后溝槽和先溝槽-后通孔兩類。u 先通孔先通孔-后溝槽：后溝槽：65nm及以上技術節點多采用基于光阻掩膜的先通孔工藝，原

103、因是先形成溝槽會導致表面不平整，而通孔關鍵尺寸小于溝槽，為了在不平整的溝槽上光刻形成達到要求的通孔，對光刻膠的要求較高，要求光刻膠較厚且景深較大。u 先溝槽先溝槽-后通孔：后通孔：金屬硬掩模一體化刻蝕（Metal Mard Mask All-in-One Etch）因更好的CD控制和更少的介質損傷，成為45nm及以下技術節點后段金屬溝槽/通孔刻蝕的主流，采用的是先溝槽的雙大馬士革工藝。圖：基于光阻掩膜的先通孔-后溝槽雙大馬士革工藝流程圖：基于金屬硬掩膜的先部分溝槽-后溝槽通孔雙大馬士革工藝流程 47請仔細閱讀在本報告尾部的重要法律聲明資料來源：55nm金屬硬掩膜一體化刻蝕工藝的研發和優化（昂開

104、渠），華金證券研究所整理4.2 金屬硬掩模一體化刻蝕為后段金屬溝槽金屬硬掩模一體化刻蝕為后段金屬溝槽/通孔刻蝕的主流通孔刻蝕的主流u 金屬硬掩膜一體化刻蝕（AIO-ET，All In One Etch）需在干法刻蝕機的同一個工藝腔體內一次完成，包括：一次光刻完成溝槽形貌定義；金屬刻蝕腔完成金屬掩膜刻蝕、去光刻膠，停在TEOS上，完成溝槽形貌刻蝕；二次光刻完成通孔形貌定義；干法刻蝕形成半通孔形貌+去光刻膠+溝槽&通孔一步刻蝕+蓋帽層刻蝕。u 金屬硬掩膜一體化刻蝕工藝由于引入了全新硬掩膜材料（TiN）以及不同輪廓結構在一個工藝菜單條件下完成，使得一體化刻蝕工藝面臨著諸多全新的挑戰。TiN硬掩膜的引

105、入除了會形成區別于傳統工藝的刻蝕輪廓，反應生成物也由原先的 C/H/O/F等易揮發的副產物變成更為復雜的含金屬Ti的聚合物，這些金屬副產物會沉積在產品表面以及工藝設備上影響產品的缺陷。由于金屬硬掩膜一體化刻蝕工藝需要在一個工藝菜單條件下完成孔洞結構和溝槽結構的刻蝕，工藝步驟間的參數變化劇烈，這也會帶來工藝上的諸多問題。圖：金屬硬掩膜一體化刻蝕工藝流程圖表：相較傳統的光刻膠掩膜刻蝕工藝，金屬硬掩膜一體化刻蝕工藝的優勢優勢優勢具體說明具體說明高選擇比光刻膠掩膜刻蝕工藝中，通過工藝調整 LK:PR 的刻蝕選擇比可以達到8:1，而金屬硬掩膜刻蝕工藝通過工藝調整 LK:TiN 的選擇比可以達到30:1。

106、特征尺寸（CD）可控性強高選擇比使得金屬硬掩膜的側向耐刻性能遠遠高于光刻膠，確保了關鍵尺寸的穩定性。工藝可延展性強基于金屬硬掩膜的高選擇比，可實現小線寬和高深寬比的刻蝕工藝開發（例如14nm技術），而光刻膠掩膜在面對小線寬和高深寬比的刻蝕工藝開發時，面臨光刻膠厚度增加與小線寬顯影能力減弱的技術難題。Low K介質膜損傷性小在45nm及以下技術節點，為了進一步減小RC延遲，大都采用多孔的超低K材料（K=2.4）。因K值低的薄膜非常軟，易被高能量攻擊?；诠饪棠z掩膜的工藝中，在溝槽&通孔形貌刻蝕完成后都需要有去膠灰化過程，此時整個溝槽&通孔結構的Low_k材料直接暴露在高能量等離子體（Plasma

107、）環境中，極易遭受損傷；而金屬硬掩膜工藝在形成半通孔形貌時，就完成了去膠灰化過程中，此時整個溝槽形貌被TEOS所保護，通孔行形貌露部分在后續的溝槽&通孔一體化刻蝕過程中會被剝離，因此在最終的溝槽&通孔結構形成時不會出現Low_k材料損傷問題。48請仔細閱讀在本報告尾部的重要法律聲明資料來源：IEEE Xplore，IMEC，華金證券研究所整理4.3 BEOL互連技術未來發展趨勢互連技術未來發展趨勢u鈷（Co）互連工藝：英特爾10nm技術節點鈷互連采用大馬士革工藝制作。因Cu互連工藝更加成熟，良率和產量更高同時金屬RC延遲性能保持不變，英特爾7nm技術節點放棄了Co互連，轉向增強型Cu基互連技術

108、。uCu/Ru混合金屬互連工藝：Cu/Ru混合金屬互連工藝仍采用雙大馬士革工藝，其中銅布線金屬仍為銅，而過孔填充材料更換為釕Ru。釕與介電材料間的阻擋層可沉積更薄的Ti膜，保持電遷移可靠性的同時降低通孔的電阻。uRu半大馬士革工藝：Ru電阻隨尺寸微縮的上升較緩，在納米級尺寸下電阻顯著低于Co，與Cu性能大致相當，且具有更高的抗電遷移性能與可靠性。上述優點使得Ru成為5nm技術節點之后最有希望代替Cu與Co的金屬之一。Ru具有很高的惰性和硬度，不易通過CMP除去。雙大馬士革工藝的CMP過程易對低K介質造成損傷，導致成品率下降。Ru互連通常采用半大馬士革工藝實現。圖：半大馬士革工藝流程公司公司20

109、19202020212022202320242025Intel1036nmCo7nm(10 eSF)36nmCo428nmDDCu328nmDDCu20A、18A18nmSDRuSamsung736nmDDCu536nmDDCu329nmDDCu220nmCu/RuTSMC528nmDDCu323nmDDCu218nmSDRuCo：鈷（Co）互連工藝；DDCu：雙大馬士革工藝銅互連Cu/Ru：雙大馬士革工藝銅/釕互連；SDRu：半大馬士革工藝釕互連表：各大廠商BEOL互連技術路線圖半大馬士革工藝優點：1、由于Ru薄膜沉積在整個晶圓上，晶粒大小不受大馬士革孔寬度的限制，可顯著抑制由于晶界散射造成

110、的電阻增大；2、金屬層厚度是通過Ru沉積工藝而非CMP控制，可通過增加Ru薄膜厚度來減小電阻，且不存在與高深寬比相關的填孔問題；3、Ru金屬的半大馬士革工藝與空氣隙的制備具有良好的工藝兼容性，可在Ru金屬線間采用空氣隙以降低RC延時。圖：三種互連工藝結構DDCu：雙大馬士革工藝銅互連Cu/Ru：雙大馬士革工藝銅/釕互連SDRu：半大馬士革工藝釕互連（帶氣隙）49請仔細閱讀在本報告尾部的重要法律聲明資料來源：TEL，環柵晶體管制備中SiGe選擇性刻蝕技術綜述（劉恩序等人），華金證券研究所整理4.4 GAA晶體管是晶體管是3nm以下節點的首選器件結構以下節點的首選器件結構u 環柵（Gate-all

111、-around，GAA）晶體管是3nm以下節點替代現有鰭式晶體管（FinFET）最有競爭力的器件結構。臺積電、三星、英特爾等廠商均已全面布局GAA技術，并計劃分別在各自定義的2、3、5nm（20A）節點應用GAA技術。u GAA柵極材料對溝道實現360全方位包裹，最大程度實現柵極對溝道中載流子的控制，能有效改善器件尺寸不斷微縮帶來的短溝道效應。u GAA結構分為納米片（Nanosheet，NS）和納米線（Nanowire，NW）兩種類型。相比納米線，納米片有更強的驅動能力，而且納米片可以根據器件類型實現不同寬度的設計，納米片工藝可在很大程度上與FinFET兼容，更容易實現產業化。圖：邏輯技術路

112、線圖圖：GAA NS和NW結構對比圖：GAA結構有效改善短溝道效應 50請仔細閱讀在本報告尾部的重要法律聲明4.5 GAA晶體管制造需準確且高選擇性的晶體管制造需準確且高選擇性的SiGe各向同性刻蝕各向同性刻蝕uGAA溝道主要有兩種制造工藝：1）自下而上的硅基工藝，即通過內凹刻蝕或犧牲氧化層的方法制備納米線或納米片；2）通過外延SiGe/Si疊層和選擇性刻蝕SiGe的自上而下的方法。u因工藝與傳統FinFET工藝流程兼容性更強，第二種制造工藝成為3nm以下技術節點的主流工藝方案。與FinFET工藝流程相比，該制造方法主要增加了四個關鍵工藝模塊：外延SiGe/Si的疊層、內側墻的制備、溝道釋放及

113、填充高K金屬柵極（HKMG）。u內側墻的制備、溝道釋放，均需要SiGe選擇性刻蝕技術。工藝要求SiGe作為犧牲層被選擇性刻蝕去除，且盡可能減少對Si溝道的損傷。準確且高選擇性的SiGe各向同性刻蝕對GAA晶體管的制造至關重要。圖：與FinFET相比，GAA的部分工藝流程及新工藝模塊圖：空腔刻蝕對有效柵長影響內側墻的作用為調控柵極與源/漏極間的寄生電容與寄生電阻，并在柵極與源極/漏極（S/D）間充當溝道釋放的刻蝕停止層來控制有效柵長，內側墻的厚度和形貌顯著影響上述作用效果。決定內側墻厚度及形貌的工藝為空腔刻蝕?？涨豢涛g需要控制SiGe刻蝕深度以及刻蝕形貌?？涛g過深會減小柵極包裹溝道的長度，從而影

114、響器件性能（產生高的寄生電阻）；刻蝕過淺，則在后續的溝道釋放過程中，薄的內側墻不足以保護源極和漏極不被刻蝕。溝道釋放是通過選擇性刻蝕去除SiGe犧牲層，留下Si溝道層。資料來源：環柵晶體管制備中SiGe選擇性刻蝕技術綜述（劉恩序等人），華金證券研究所整理 51請仔細閱讀在本報告尾部的重要法律聲明4.6 三種常規三種常規SiGe選擇性刻蝕技術選擇性刻蝕技術u 常規SiGe刻蝕技術主要分為濕法選擇性刻蝕、干法等離子體刻蝕和氣態HCl選擇性刻蝕。u 干法等離子體刻蝕是近些年來刻蝕SiGe常用的方法。HCl刻蝕已不作為優選方案?？涛g技術刻蝕技術介紹介紹優點優點缺點缺點濕法選擇性刻蝕1、利用化學溶液與被

115、刻蝕材料發生化學反應，生成可溶性或揮發性物質。2、主要試劑有H2O2、HNO3等，利用強氧化性液體對SiGe進行氧化然后再利用另一種物質將氧化物去除。在溶液中氧化和去除幾乎同時進行從而實現SiGe的刻蝕，故刻蝕速率受限于兩種工藝中最慢的一步。1、選擇性高。2、設備簡單。3、成本低?？涛g速率難以精確控制，且毛細管效應的問題無法解決，導致器件結構出現坍塌或粘連，該方法在高密集度電路陣列、長寬比大的納米片器件中局限性顯著。干法等離子體刻蝕1、使用含有鹵族元素的等離子體（Cl、Br和F）進行選擇性刻蝕。2、通常以CF4或NF3氣體為主，也會使用CF2Cl2、XeF2等含F基或Cl基的氣體，并輔以Ar、

116、O2和He等氣體。3、根據反應原理的不同，干法等離子體刻蝕又可分為近程等離子源與遠程等離子源刻蝕。1、近程等離子源刻蝕是將物理和化學方法結合，通過高能離子對襯底的物理轟擊和化學反應雙重作用進行刻蝕。2、電感耦合等離子體刻蝕（ICP）是目前常用的近程等離子源刻蝕之一，通過調整兩個電極的功率，可在刻蝕速率不變的同時降低離子轟擊強度，減少Si層的損傷，提高SiGe對Si的刻蝕選擇性。1、具有較為穩定的關鍵尺寸CD控制。2、良好的片內、片間和批次間的刻蝕均勻性。1、存在一定的微負載效應。2、固有的等離子損傷。相比近程等離子源刻蝕，遠程等離子源刻蝕的絕大部分帶電粒子被反應腔內接地篩網結構的特殊裝置過濾掉

117、，保留的以自由基為主的中性粒子能到達晶圓表面完成化學刻蝕，大幅降低物理損傷氣態HCl選擇性刻蝕用于沉積外延薄膜的化學氣相沉積設備具有刻蝕能力，大多配備了HCl氣路，用于石英室清潔或外延生長時提高選擇性，也能夠刻蝕Si、SiGe和Ge。1、在用于外延的減壓化學氣相沉積的工具內進行的，無需購買專用的、昂貴的刻蝕設備，并可將沉積與刻蝕結合在一個工藝中。2、使用氣態HCl刻蝕的上下表面比使用干法等離子體刻蝕略光滑，使用超純氣態HCl和H2避免了不需要的物質對刻蝕表面的潛在鈍化。1、HCl刻蝕在500700下進行，既增加器件熱預算，也導致器件中摻雜再擴散。2、晶向選擇性會使得不同晶相上刻蝕速率存在明顯差

118、異，GAA中SiGe在水平方向的刻蝕是各向同性的，而晶向選擇性的不同導致其變為各向異性刻蝕。表：三種常規SiGe刻蝕技術簡介圖：三種不同刻蝕方法的SEM對比圖a）干法刻蝕：均勻性較好。b）氣態HCl刻蝕：刻蝕速率最低，選擇性位于干、濕法之間。c）濕法刻蝕：選擇性高。資料來源：環柵晶體管制備中SiGe選擇性刻蝕技術綜述（劉恩序等人），華金證券研究所 52請仔細閱讀在本報告尾部的重要法律聲明4.7 新型新型SiGe選擇性刻蝕技術選擇性刻蝕技術u 新型SiGe選擇性刻蝕技術主要包括高氧化性氣體的無等離子體刻蝕和原子層刻蝕（Atomic layer etching，ALE）。u 高氧化性氣體的無等離子

119、體刻蝕通常采用的是具有極高選擇性的高氧化性ClF3氣體，且不會產生等離子體損傷，可應對更高選擇性的要求。u 原子層刻蝕可實現內側墻中小尺寸原子級別精度的空腔刻蝕。該技術通過兩步循環工藝步驟中的自限制特性，從而完成幾個原子層的刻蝕；進而不斷循環這兩步工藝，直到達到所需的刻蝕深度。u 目前尚未有刻蝕方案可同時兼顧內側墻制備與溝道釋放。業界研究的主要方向為克服毛細管效應的干法超高選擇性刻蝕，同時需在滿足超高刻蝕選擇性條件下實現精確刻蝕以滿足內側墻空腔刻蝕對高刻蝕選擇性與高刻蝕精度的雙重要求。表：兩種新型SiGe選擇性刻蝕技術介紹圖：原子層刻蝕可滿足高刻蝕精度要求刻蝕技術刻蝕技術介紹介紹優點優點高氧化

120、性氣體的無等離子體刻蝕除了氣態HCl的選擇性刻蝕，氣態無等離子體刻蝕的另一種方法是在室溫下使用高活性高氧化性的氣體完成刻蝕。在干法等離子體刻蝕中，無論使用哪種方法，由于等離子的轟擊，表面均存在一定損傷。在未來，使用高氧化性氣體的氣態無等離子體刻蝕或將成為趨勢，如ClF3、BrF3、BrF5和IF5等。與等離子體工藝不同，無等離子體刻蝕工藝通過飽和氣體分子和表面原子發生熱化學反應來去除原子。雖然仍然依賴于表面氟化反應，但該方法不引入具有高能量的離子或高活性自由基，可減少器件中暴露材料的損傷。原子層刻蝕該技術通過兩步循環工藝步驟中的自限制特性，從而完成幾個原子層的刻蝕；進而不斷循環這兩步工藝，直到

121、達到所需的刻蝕深度。ALE每次循環中的兩步工藝相互獨立，首先對所要刻蝕材料表面的第一層改性，然后將改性層去除且不會刻蝕未改性部分，持續此循環實現精確的原子層刻蝕。精度可達原子級別圖：ClF3氣體對SiGE選擇性刻蝕的SEM圖SiGe與Si的刻蝕選擇比可達10005000；最佳溫度約在30，實現低溫高選擇性刻蝕，不會增加額外熱預算。此外，使用ClF3氣體可使刻蝕過程處于完全干燥條件，無任何結構粘連的風險。資料來源：環柵晶體管制備中SiGe選擇性刻蝕技術綜述（劉恩序等人），華金證券研究所 53請仔細閱讀在本報告尾部的重要法律聲明4.8.1 多重曝光技術成為我國突破光刻極限關鍵手段多重曝光技術成為我

122、國突破光刻極限關鍵手段u 多重曝光技術是將原始版圖上的圖形分配到多個掩模版上，依次進行制造，可實現特征尺寸更小的圖案。受瓦森納協定限制，中國無法引進EUV光刻機，因此多重曝光技術成為我國突破光刻極限關鍵手段。u 根據國際半導體器件與系統路線圖，EUV仍需多重曝光技術以實現5nm制程及以下芯片制造。u 主流多重曝光技術有LELE、LFLE、SADP、SAQP四種；前兩種常用于邏輯芯片，后兩種常用于存儲芯片。圖：ArF光刻結合多重曝光技術實現與EUV光刻等效效果圖：國際半導體器件與系統路線圖圖：LELE技術流程圖1光刻2刻蝕3光刻刻蝕45清洗Litho-etch litho-etch（LELE）技

123、術需要經過兩次光刻、兩次刻蝕圖：LFLE技術流程圖1光刻2冷卻后再涂布3光刻4刻蝕Litho-freeze litho-etch（LELE）技術需要經過兩次光刻、一次刻蝕；刻蝕步驟減少使得其成本低于LELE技術。資料來源：三星電子，THE INTERNATIONAL ROADMAP FOR DEVICES AND SYSTEMS，華金證券研究所整理 54請仔細閱讀在本報告尾部的重要法律聲明4.8.2 SA技術精度更高，所需刻蝕次數更多技術精度更高，所需刻蝕次數更多uLELE和LFLE存在因兩次光刻帶來圖案對準誤差，而SADP技術（self-aligned double patterning）依

124、靠初始光刻圖案位置確立最終圖形位置，分辨率有所提升。uLELE、LFLE、SADP均屬于雙重曝光，將分辨率提升一倍；SAQP是對SADP流程的步驟3至步驟5進行再一次重復實現四次重復曝光。uTechInsights表示，SMIC和TSMC 7nm工藝采用了SADP和SAQP多重曝光技術。圖：SADP和SAQP技術流程圖1光刻2刻蝕4回刻露出芯軸13沉積側墻167刻蝕芯軸18SADP：步驟1-5；1次光刻，3次刻蝕，1次沉積SAQP：步驟1-8；1次光刻，5次刻蝕，2次沉積刻蝕、沉積工序增加使得成本高于LELE和LFLE圖：LELE和SADP精度對比5沉積側墻2回刻露出芯軸2刻蝕芯軸2SMICS

125、MICTSMCTSMCN+1N+1，7nm7nmN7N7N7 N7 HPC/N7PHPC/N7PN7+N7+光刻技術193i ArF SA-LELE193i ArF SA-LELE193i ArF SA-LELE/EUVFin LogicSAQP variable pitchSAQP variable pitchGateSADP+CutSADP+CutDiffusion BreakSA-SDBDDBSA-SDB表：SMIC和TSMC 7nm工藝對比資料來源：Applied Materials，SIEMENS，華金證券研究所 55請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制

126、程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建

127、議關注標的07風險提示風險提示分目錄分目錄5.1 TSV助力先進封裝，通常選擇ICP刻蝕設備制造5.2 TSV應用領域5.3 背面供電方面采用TSV結構實現互連 56請仔細閱讀在本報告尾部的重要法律聲明資料來源：Oxford Instruments，三維系統級封裝（3D-SiP）中的硅通孔技術研究進展（王美玉等人），華金證券研究所整理5.1 TSV助力先進封裝，通常選擇助力先進封裝，通常選擇ICP刻蝕設備制造刻蝕設備制造u 硅通孔（Through silicon via,TSV）互連結構在先進封裝領域中是最為普遍的結構。TSV技術是指在硅介質層上開孔并填充導體以實現介質層上下方垂直互連的技術。

128、TSV結合微凸點，可在三維方向上獲得最大的堆疊密度及最小的外形尺寸，通過硅通孔的垂直電氣互連以實現更小的互連長度、降低信號延遲以及減小電容和電感，顯著提升系統性能，降低系統功耗，是繼引線鍵合和倒裝芯片之后的第三代封裝互連技術。u 深孔刻蝕是TSV的關鍵工藝，目前通孔方法主要有Bosch刻蝕、激光鉆孔和濕法刻蝕三種，其中Bosch刻蝕是首選技術。u Bosch刻蝕是一種典型的深反應離子刻蝕(Deep reactive ion etching,DRIE)工藝，分為刻蝕和鈍化兩個循環周期，通常選擇ICP刻蝕設備。ICP刻蝕設備通過特設計的雙等離子體源實現對腔室內等離子體密度的均勻控制，滿足硅高深寬比

129、刻蝕工藝的要求。表：三種TSV通孔工藝介紹工藝方法工藝方法工藝機理工藝機理技術難點技術難點應用特色應用特色Bosch刻蝕刻蝕與鈍化循環進行形成扇形側壁；微觀負載效應；RIE滯后。主要應用MEMS；適用于極高深寬比的通孔刻蝕；高速率；高垂直度；高選擇性；激光鉆孔光化學燒蝕和光熱燒蝕嚴重形變；等離子體屏蔽；熱影響區；濺渣沉積。主要應用于低通孔密度需求的應用；高效率；高精度；高靈活度；工藝簡單。濕法刻蝕蝕刻劑與硅發生化學反應并腐蝕蝕刻液污染環境；側壁不垂直；K+污染CMOS器件。常用于硅懸臂梁或梯形結構的微加工；高速刻蝕；低成本；設備簡單；對襯底沒有額外損傷。圖：Bosch刻蝕工藝示意圖圖：ICP刻

130、蝕設備結構示意圖ICP刻蝕設備通過特設計的雙等離子體源實現對腔室內等離子體密度的均勻控制。57請仔細閱讀在本報告尾部的重要法律聲明5.2 TSV應用領域應用領域u 單個MEMS的低密度TSV應用：TSV將MEMS的電信號從晶圓的正面傳導到背面。同時，MEMS芯片可堆疊在CMOS芯片上，實現MEMS與CMOS芯片的三維集成。u 傳感器/MEMS陣列和CMOS集成的高密度TSV應用：高密度TSV為傳感器陣列提供了較高的帶寬。典型應用之一是CIS。索尼IMX400通過兩層TSV和重布線層實現了三層互連。u 多芯片堆疊結構：多層結構具有不同類型和不同規模的互連結構，在HBM之間、HBM與基板之間都連有

131、微凸點和TSV。u 多層晶圓堆疊：通過TSV和混合鍵合技術可實現晶圓間的無凸點互連。圖：慣性傳感器MEMS與CMOS集成結構示意圖圖：帶有TSV的Pixel/DRAM/Logic 3層堆疊CIS芯片結構示意圖像素層和DRAM層的TSV有1.5萬個；DRAM層和邏輯層的TSV有2萬個。TSV最小直徑/最小間距為2.5m/6.3m。圖：基于TSV和混合鍵合的七層晶圓三維集成示意圖OHBA等通過使用混合鍵合技術，將七層薄形化晶圓(單層晶圓厚度為20m)進行堆疊，并使用直徑為30m的TSV將各層連接。由于混合鍵合工藝不需要金屬凸點連接，故晶圓間的間隙僅有5m，組成的多晶圓模塊(含襯底晶圓)的總厚度小于

132、1mm。圖：多器件3D封裝和高帶寬存儲器中介層和襯底之間界面示意圖資料來源：三維系統級封裝（3D-SiP）中的硅通孔技術研究進展（王美玉等人），華金證券研究所 58請仔細閱讀在本報告尾部的重要法律聲明資料來源：IEEE Xplore，大馬士革電鍍銅禪機填充研究進展和展望（王翀等人），華金證券研究所整理5.3 背面供電方面采用背面供電方面采用TSV結構實現互連結構實現互連u IMEC聯合主要的芯片制造廠商提出了將電源傳輸線以nano-TSV形式轉移到晶圓背面的供電方案（Backside Power,BPD）,這種將晶圓正面空間全部用于信號布線的新穎方法增強了芯片內信號完整性并減少了線路擁塞。u

133、Nano-TSV通常選用Bosch刻蝕形成，直徑通常為90nm。u 背面供電設計還可簡化芯片構造。以Intel 4節點為例，M0 Pitch為30nm，而Intel 4+PowerVia的M0 Pitch僅為36nm。圖：常規供電方案（左）和背面供電方案（右）示意圖Intel 4Intel 4+PowerViaContacted Poly Pitch（nm）5050Fin Pitch（nm）3030M0 Pitch（nm）3036#front-side layers15+RDL14#back-side layers-4+RDLHP library height（nm）240210表：Intel

134、 4和4+PowerVia技術指標對比圖：背面供電方案工藝流程 59請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成為趨勢，刻蝕設備成為第一大半導體設備第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻：堆疊層數競賽開啟，高深寬比刻蝕蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重生產，多重曝光技術突破光刻極

135、限曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺助力先進封裝，刺激激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄6.1 北方華創（002371.SZ）6.2 中微公司（688012.SH）6.3 泛林集團（LRCX.O）6.4 東京電子（8035.T）6.5 應用材料（AMAT.O）60請仔細閱讀在本報告尾部的重要法律聲明資料來源：北方華創，WIND，華金證券研究所6.1 北方華創（北方華創（002371.SZ）u北方華創布局刻蝕/薄膜沉積/清洗/熱處理四大應用領域，打造半導體設備平臺型企業。u24Q2北方華創實現營收64.76億

136、元，同比增長42.15%，環比增長10.52%；歸母凈利潤16.54億元，同比增長36.98%，環比增長46.82%。2024年9月，公司表示目前在手訂單飽滿，24Q3業績將繼續保持增長趨勢。u北方華創現已形成對刻蝕工藝的全覆蓋，2023年公司刻蝕設備收入近60億元。截至2023年底，北方華創ICP/CCP刻蝕設備已累計出貨超3200腔/100腔。TSV刻蝕設備已廣泛應用于國內主流Fab 廠和先進封裝廠，是國內TSV量產線的主力機臺，市占率領先。表：公司集成電路制造用刻蝕設備表：公司先進封裝用刻蝕設備刻蝕機類別刻蝕機類別型號型號晶圓尺寸晶圓尺寸適用材料適用材料適用工藝適用工藝多晶硅刻蝕機NMC

137、 508C/G6/8英寸兼容硅多晶硅刻蝕、硅刻蝕、多晶硅柵極刻蝕、淺槽隔離刻蝕等金屬刻蝕機NMC 508M6/8英寸兼容鋁、氮化鈦、鉬、鎢、氧化銦錫等頂層金屬刻蝕、中間層金屬刻蝕等介質刻蝕機NMC 508RIE6/8 英寸兼容氧化硅、氮化硅、氮氧化硅鈍化層、硬掩膜、接觸孔、導線孔、側襯、自對準、回刻等深槽刻蝕機NMC 508Gt6/8英寸兼容硅深硅刻蝕12英寸硅刻蝕機NMC 612C12英寸硅多晶硅柵極刻蝕、淺槽隔離刻蝕、側墻刻蝕12英寸硅刻蝕機NMC 612D12英寸硅淺溝槽隔離刻蝕、柵極刻蝕、側墻刻蝕、雙重圖形曝光12英寸氮化鈦金屬硬掩膜刻蝕機NMC 612M12英寸金屬TiN HM刻蝕、

138、高K值介質刻蝕、W/Ti/Ta等12英寸金屬刻蝕機NMC 612G12英寸鋁、硅、氧化物、鉬、氧化銦錫多晶硅刻蝕、介質刻蝕、Al/Mo/ITO等金屬刻蝕深硅刻蝕機PSE V3008/12 英寸兼容硅、氧化硅、氮化硅2.5D&3D TSV刻蝕、深槽隔離/電容刻蝕、MEMS刻蝕去膠機ACE i300 Asher8/12 英寸兼容光刻膠干法去膠刻蝕機類別刻蝕機類別型號型號晶圓尺寸晶圓尺寸適用材料適用材料適用工藝適用工藝深硅刻蝕機PSE V3008/12 英寸兼容硅、氧化硅、氮化硅2.5D&3D TSV刻蝕、深槽隔離/電容刻蝕、MEMS刻蝕封裝鈍化層刻蝕機PSE V300Di12英寸氧化硅、氮化硅、P

139、I等有機物、玻璃等掩膜刻蝕、Spacer、有機物刻蝕、大馬士革刻蝕等等離子體切割刻蝕機HSE D300380mm Frame及以下硅深硅等離子切割深硅刻蝕機HSE P3008/12英寸兼容硅、氧化硅、氮化硅深槽刻蝕、深孔刻蝕、扇出型封裝硅載體刻蝕、露銅刻蝕等微波等離子體表面處理系統BMD P3008/12英寸兼容PR,PI,PBO,BCB等等離子體表面處理、殘渣去除、金屬離子去除圖：歷年公司財務數據（億元，%）0%10%20%30%40%50%0 50 100 150 200 250 201920202021202220232024H1營收歸母凈利潤毛利率凈利率 61請仔細閱讀在本報告尾部的重

140、要法律聲明資料來源：中微公司，WIND，華金證券研究所6.2 中微公司（中微公司（688012.SH）u中微公司從事高端半導體設備及泛半導體設備的研發、生產和銷售，布局刻蝕設備、MOCVD設備、薄膜沉積設備及其他設備四大系列產品。u公司目前在手訂單充足，預計2024年前三季度的累計新增訂單超過75億元，同比增長超過50%。公司預計，2024年全年累計新增訂單將達到110-130億元，全年付運臺數有望同比增長超200%。u公司刻蝕設備分為CCP和ICP兩大類，可涵蓋國內近95%的刻蝕應用需求。在邏輯集成電路制造環節，公司12英寸高端刻蝕設備已運用在國際知名客戶最先進的生產線上并用于5nm及以下器

141、件中若干關鍵步驟的加工；在3D NAND芯片制造環節，Primo UD-RIE已在生產線驗證出具有刻蝕60:1深寬比結構的量產能力，同時公司積極儲備更高深寬比結構（90:1）刻蝕的前衛技術。設備類型設備類型 器件類型器件類型 刻蝕應用數量刻蝕應用數量中微已量產中微已量產 已驗證已驗證 待開發待開發 應用覆蓋度應用覆蓋度CCPLogic8530100%Memory24139292%Total321812294%ICPLogic11560100%Memory492224394%Total602730395%圖：公司刻蝕設備布局，共15種三代機型表：公司刻蝕設備工藝覆蓋度圖：歷年公司財務數據（億元，

142、%）0%10%20%30%40%50%0 10 20 30 40 50 60 70 201920202021202220232024H1營收歸母凈利潤毛利率凈利率24H1刻蝕設備：營收26.98億元，同比增長56.68%；營收占比78.26%，同比提升10.1個百分點；新增訂單39.4億元，同比增長約50.7%。62請仔細閱讀在本報告尾部的重要法律聲明6.3 泛林集團（泛林集團（LRCX.O）u泛林集團于1980年在美國成立，于1981年推出第一臺自動化多晶硅等離子刻蝕機AutoEtch 480；隨后，公司開始向海外擴張，在中國臺灣、韓國、日本等地新建工廠，并開展了一系列重大收購；現已形成刻蝕

143、、薄膜沉積和清洗三大產品系列，其中刻蝕設備2021年市占率為46%，位居全球第一。u2024年泛林集團推出第三代低溫電介質蝕刻技術Lam Cryo 3.0，可蝕刻深度高達10微米的通道，特征關鍵尺寸從頂部到底部的偏差小于0.1%，助力3D NAND突破1000層。目前已有500萬片晶圓使用Lam低溫刻蝕技術制造。u24Q2公司實現營收38.72億美元，同比增長20.71%，環比增長2.05%；其中，中國大陸為第一大收入來源，占比為39%。圖：Lam Cryo 3.0技術助力3D NAND突破1000層資料來源：Lam Research，WIND，華金證券研究所整理0%10%20%30%40%5

144、0%0 10 20 30 40 50 60 22Q122Q222Q322Q423Q123Q223Q323Q424Q124Q2營收凈利潤毛利率凈利率圖：歷年各季度公司財務數據（億美元，%）圖：24Q2公司營收結構（%）39%18%15%10%8%7%3%中國大陸韓國中國臺灣美國SEA日本歐洲 63請仔細閱讀在本報告尾部的重要法律聲明6.4 東京電子（東京電子（8035.T）u 東京電子于1963年在日本成立，是全球第四大半導體設備廠商，也是全球唯一一家提供在半導體圖案化加工中必不可少的四道關鍵制程（沉積、涂布顯影、刻蝕和清洗）設備的公司。u 東京電子多款產品市占率位居全球前列，其中2021年刻蝕

145、設備市占率為29%，位居全球第二。u 24Q2東京電子實現營收34.84億美元，同比增長41.69%，環比增長1.42%；其中，中國大陸為第一大收入來源，占比為49.9%。圖：東京電子多款產品市占率位居全球前列資料來源：Tokyo Electron，WIND，華金證券研究所整理010203040506022Q122Q222Q322Q423Q123Q223Q323Q424Q124Q2營收凈利潤中國大陸49.9%日本7.0%北美10.6%歐洲2.8%韓國12.2%中國臺灣14.4%東南亞及其他3.1%圖：歷年各季度公司財務數據（億美元）圖：24Q2公司營收結構（%）64請仔細閱讀在本報告尾部的重要

146、法律聲明6.5 應用材料（應用材料（AMAT.O）u應用材料于1967年在美國成立，并于1984年進入中國市場，成為第一家進入中國的海外半導體設備公司。應用材料現已成為全球第一大半導體和顯示設備廠商。u2024年應用材料推出Sym3 Y Magnum蝕刻系統，該系統將沉積和蝕刻技術結合在同一腔室中。在代工邏輯中，Sym3 Y Magnum已被領先芯片制造商用于關鍵蝕刻應用，目前正部署用于埃時代節點中的EUV圖案化。在內存領域，Sym3 Y Magnum是DRAM中最廣泛采用的EUV圖案化蝕刻技術。uFQ3-24應用材料實現營收67.78億美元，同比增長5.49%，環比增長1.99%；其中，中國

147、大陸為第一大收入來源，占比為32%。圖：應用材料技術布局資料來源：Applied Materials，WIND，華金證券研究所整理中國大陸32%東南亞6%中國臺灣17%韓國16%日本8%歐洲5%美國16%圖：歷年各季度公司財務數據（億美元，%）圖：FQ3-24公司營收結構（%）0%10%20%30%40%50%0 20 40 60 80 FQ1-22FQ2-22FQ3-22FQ4-22FQ1-23FQ2-23FQ3-23FQ4-23FQ1-24FQ2-24FQ3-24營收凈利潤 65請仔細閱讀在本報告尾部的重要法律聲明010204030506受益制程微縮受益制程微縮&3D&3D趨勢，刻蝕設備成

148、為第一大半導體設備趨勢，刻蝕設備成為第一大半導體設備3D NAND3D NAND：堆疊層數競賽開啟，高深寬比刻蝕：堆疊層數競賽開啟，高深寬比刻蝕/多堆棧堆疊技術齊發展多堆棧堆疊技術齊發展DRAMDRAM：制程迭代刻蝕難度顯著提高，：制程迭代刻蝕難度顯著提高，3D DRAM3D DRAM成未來發展趨勢成未來發展趨勢邏輯：高選擇邏輯：高選擇SiGeSiGe刻蝕實現刻蝕實現GAAGAA生產，多重曝光技術突破光刻極限生產，多重曝光技術突破光刻極限TSVTSV：TSVTSV助力先進封裝，刺激助力先進封裝，刺激ICPICP刻蝕設備需求刻蝕設備需求建議關注標的建議關注標的07風險提示風險提示分目錄分目錄 6

149、6請仔細閱讀在本報告尾部的重要法律聲明風險提示風險提示u 宏觀經濟和行業波動風險：宏觀經濟和行業波動風險：半導體設備行業受下游半導體市場及終端消費市場需求波動的影響，其發展往往呈現一定的周期性，如果未來宏觀經濟疲軟，終端消費市場的需求尤其是增量需求下滑，半導體制造廠商將會減少半導體設備的采購，因此本行業面臨一定的行業波動風險。u 下游客戶資本性支出波動較大及行業周期性特點帶來的經營風險：下游客戶資本性支出波動較大及行業周期性特點帶來的經營風險：隨著全球經濟的波動、行業景氣度等因素影響，下游客戶晶圓廠仍然存在資本性支出的波動及行業周期性，并造成半導體設備行業的波動，帶來相應的經營風險。在行業景氣

150、度提升過程中，半導體產業往往加大資本性支出，快速提升對半導體設備的需求，但在行業景氣度下降過程中，半導體產業則可能削減資本支出，從而對半導體設備的需求產生不利影響。u 下游客戶擴產不及預期的風險：下游客戶擴產不及預期的風險：近年來，在持續旺盛的下游市場需求的推動下，芯片制造商擴產積極，景氣程度向設備類公司傳導，刻蝕等半導體設備行業整體呈現快速增長態勢。但不能排除下游個別芯片制造商的后續投資不及預期，對相關設備的采購需求減弱，這將影響相關公司的訂單量，進而對公司的業績產生不利影響。u 市場競爭加劇風險：市場競爭加劇風險：目前國內半導體設備市場主要由歐美、日本等國家和地區的國際知名企業所占據。近年

151、來隨著我國對集成電路及裝備業的高度重視，加大支持力度，我國半導體設備行業技術水平不斷提高，國產設備在產品性價比、售后服務、地緣等方面的優勢逐漸顯現。我國半導體設備廠商的逐步崛起，可能引起競爭對手的重視，使得競爭加劇。半導體設備市場的快速增長以及我國市場的進口替代預期，還將吸引更多的潛在進入者。因此，相關公司面臨市場競爭加劇的風險。67請仔細閱讀在本報告尾部的重要法律聲明風險提示風險提示u 研發投入不足導致技術被趕超或替代的風險：研發投入不足導致技術被趕超或替代的風險：半導體設備行業屬于技術密集型行業，半導體關鍵設備的研發涉及等離子體物理、射頻及微波學、結構化學、微觀分子動力學、光譜及能譜學、真

152、空機械傳輸等多種科學技術及工程領域學科知識的綜合應用，具有產品技術升級快、研發投入大、研發周期長、研發風險高等特點。如果相關標的未來研發資金投入不足，無法滿足技術升級需要，可能導致公司技術被趕超或替代的風險，對當期及未來的經營業績產生不利影響。u 研發方向存在偏差的風險：研發方向存在偏差的風險：半導體設備行業屬于半導體產業鏈的上游核心環節之一，半導體設備需要超前研發設計，研發方向能否符合未來市場需求和發展趨勢尤為重要，如果公司未來不能緊跟行業前沿需求，正確把握研發方向，將有可能使公司技術落后于競爭對手，導致客戶訂單減少，市場份額下降。68請仔細閱讀在本報告尾部的重要法律聲明附錄一：中國大陸目前

153、計劃建設的附錄一：中國大陸目前計劃建設的10座晶圓廠詳情座晶圓廠詳情u 大型晶圓代工廠陸續落地，有效刺激上游材料需求。u 根據TrendForce數據，中國大陸目前運營的晶圓廠44座（12英寸晶圓廠25座、6英寸晶圓廠4座、8英寸晶圓廠及產線15座）。此外，還有22座晶圓廠正在建設中（12英寸晶圓廠15座，8英寸晶圓廠8座）。未來，中芯國際、晶合集成、長鑫存儲和士蘭微計劃建設10座晶圓廠（9座12英寸晶圓廠，1座8英寸晶圓廠）?？傮w看，到2024年底，中國大陸的目標是建立32座大型晶圓廠，且都將專注于成熟工藝。建設狀況建設狀況公司公司承建單位承建單位名稱名稱地點地點晶圓尺寸晶圓尺寸當前月產能當

154、前月產能（萬片）（萬片）規劃月產能規劃月產能（萬片）（萬片）計劃中芯國際中芯京城B3P2北京12英寸05中芯國際中芯京城B3P3北京12英寸05中芯國際中芯京城B3P4北京12英寸05華虹集團（上海華力）華力微電子Fab8上海12英寸04晶合集成合肥晶合集成電路有限公司N3合肥12英寸04晶合集成合肥晶合集成電路有限公司N4合肥12英寸04合肥長鑫/兆易創新-Fab2/Fab3合肥12英寸012.5士蘭微（士蘭集科）廈門士蘭集昕電子有限公司Fab2廈門12英寸08矽力杰青島城芯半導體科技有限公司-青島12英寸04中科晶芯四川中科晶芯集成電路制造有限責任公司-成都8英寸0-資料來源：全球半導體觀

155、察，華金證券研究所 69請仔細閱讀在本報告尾部的重要法律聲明附錄二：中國大陸目前在建的附錄二：中國大陸目前在建的22座晶圓廠詳情座晶圓廠詳情建設狀況建設狀況公司公司承建單位承建單位名稱名稱地點地點晶圓尺寸晶圓尺寸當前月產能當前月產能（萬片）（萬片）規劃月產能規劃月產能（萬片）（萬片）在建中芯國際中芯南方集成電路制造有限公司SN2上海12英寸03.5中芯國際中芯京城B3P1北京12英寸010中芯國際中芯國際集成電路制造（深圳）有限公司FAB16B深圳12英寸010中芯西青中芯國際集成電路制造（深圳）有限公司-天津12英寸010中芯東方中芯東方（上海臨港）-上海12英寸03.5中芯集成中芯國際集成

156、電路制造（紹興）有限公司-紹興12英寸01華虹集團（華虹半導體）華虹宏力Fab9無錫12英寸08.3華潤微華潤微電子（重慶）有限公司-深圳12英寸048長江存儲長江存儲有限責任公司Fab1武漢12英寸510紫光集團成都紫光國芯存儲科技有限公司集團CD成都12英寸030粵芯半導體廣州粵芯半導體技術有限公司粵芯三期廣州12英寸24增芯科技廣州增芯科技有限公司南沙項目廣州12英寸26芯恩集成芯恩（青島）集成電路有限公司芯恩二期青島12英寸38萬國半導體重慶萬國半導體科技有限公司CQ重慶12英寸57積塔半導體上海積塔半導體有限公司臨港二期上海12英寸05芯恩集成芯恩（青島）集成電路有限公司-青島8英寸

157、35士蘭微（士蘭集科）杭州士蘭集昕微電子有限公司Fab2杭州8英寸3.64積塔半導體上海積塔半導體有限公司-上海8英寸06燕東微電子北京燕東微電子科技有限公司-北京8英寸35賽萊克斯賽萊克斯微系統科技（北京）有限公司-北京8英寸0.53海辰半導體海辰半導體（無錫）有限公司-無錫8英寸110.5華微電子吉林華微電子股份有限公司-吉林8英寸0.52資料來源：全球半導體觀察，華金證券研究所 70請仔細閱讀在本報告尾部的重要法律聲明附錄三（一）附錄三（一）：中國大陸目前建成的：中國大陸目前建成的44座晶圓廠詳情座晶圓廠詳情建設狀況建設狀況公司公司承建單位承建單位名稱名稱地點地點晶圓尺寸晶圓尺寸當前月產

158、能當前月產能（萬片）（萬片）規劃月產能規劃月產能（萬片）（萬片）建成中芯國際中芯國際集成電路制造（上海）有限公司 S1（FAB1、2、3）上海8英寸11.513.5中芯國際中芯南方集成電路制造有限公司SN1上海12英寸1.53.5中芯國際中芯國際集成電路制造（北京）有限公司B1（FAB4、6）北京12英寸5.26中芯國際中芯北方B2A、B2B北京12英寸6.210中芯國際中芯國際集成電路制造（深圳）有限公司FAB15深圳8英寸4.47中芯國際中芯國際集成電路制造（深圳）有限公司FAB16A深圳12英寸04中芯國際中芯國際集成電路制造（天津）有限公司FAB7P2天津8英寸9.518中芯集成中芯國

159、際集成電路制造（紹興）有限公司-紹興8英寸4.2510中芯寧波中芯國際集成電路制造（寧波）有限公司N1寧波8英寸4.2510中芯寧波中芯國際集成電路制造（寧波）有限公司N2寧波8英寸1.51.5華虹集團（華虹半導體）華虹宏力Fab1-3上海8英寸17.818華虹集團（上海華力）華力微電子Fab5上海12英寸3.53.5華虹集團（上海華力）華力集成電路Fab6上海12英寸34華虹集團（華虹半導體）華虹半導體（無錫）有限公司Fab7無錫12英寸2.58華潤微華潤微電子（重慶）有限公司-重慶8英寸5.76.2華潤微華潤上華科技有限公司晶圓二廠無錫8英寸7.814華潤微華潤上華科技有限公司晶圓一廠無錫

160、6英寸2323晶合集成合肥晶合集成電路有限公司N1、N2合肥12英寸44長江存儲長江存儲有限責任公司Fab2武漢12英寸010長江存儲長江存儲有限責任公司Fab3武漢12英寸010合肥長鑫長鑫存儲技術有限公司Fab1合肥12英寸412.5資料來源：全球半導體觀察，華金證券研究所 71請仔細閱讀在本報告尾部的重要法律聲明附錄三（二）附錄三（二）：中國大陸目前建成的：中國大陸目前建成的44座晶圓廠詳情座晶圓廠詳情建設狀況建設狀況公司公司承建單位承建單位名稱名稱地點地點晶圓尺寸晶圓尺寸當前月產能當前月產能（萬片）（萬片）規劃月產能規劃月產能（萬片）（萬片）建成武漢新芯武漢新芯集成電路制造有限公司Fa

161、b1武漢12英寸2.52.5武漢新芯武漢新芯集成電路制造有限公司二期Fab2武漢12英寸2.511.5士蘭微（士蘭集昕）杭州士蘭集昕微電子有限公司Fab1杭州8英寸3.54士蘭微（士蘭集昕）廈門士蘭集昕微電子有限公司Fab1廈門12英寸48士蘭微（士蘭集昕）廈門士蘭集昕微電子有限公司Fab1廈門12英寸48聞泰-安世半導體鼎泰匠芯-上海12英寸310杭州富芯杭州富芯-杭州12英寸55廣義微電子四川廣義微電子股份有限公司-四川6英寸1515上海新進芯上海新進芯微電子有限公司-上海6英寸1.51.5英銳半導體江蘇英銳半導體有限公司-鹽城12英寸2.55福建晉華福建晉華集成電路有限公司F1-F2泉州

162、8英寸06芯睿電子河南芯睿電子科技有限公司-新鄉6英寸22三星三星（中國）半導體有限公司Fabx1西安12英寸1212三星（中國）半導體有限公司二期Fabx2西安12英寸820英特爾英特爾半導體（大連）有限公司Fab68二期大連12英寸44SK海力士SK海力士半導體（中國）有限公司HC1無錫12英寸1010HC2無錫12英寸1020德州儀器成芯半導體-成都8/12英寸55臺積電臺積電（南京）有限公司NJFab16南京12英寸22臺積電（中國）有限公司FAB10上海8英寸3.53.5上海先進上海先進半導體制造股份有限公司-上海8英寸2.32.3聯電-廈門聯芯聯芯集成電路制造（廈門）股份有限公司F

163、AB12x廈門12英寸25聯電-和艦科技和艦芯片制造（蘇州）股份有限公司-蘇州8英寸1010資料來源：全球半導體觀察，華金證券研究所 72請仔細閱讀在本報告尾部的重要法律聲明附錄四：中芯國際天津附錄四：中芯國際天津T2車間月產車間月產9萬片萬片180nm的的8寸晶圓產線設備配置數量（臺）寸晶圓產線設備配置數量（臺）設備種類設備名稱單位數量合計設備種類設備名稱單位數量合計氧化爐管/高溫/退火常壓垂直爐管臺27113物理氣相沉積金屬鋁物理氣相沉積臺2343單晶硅外延爐臺9物理氣相沉積臺4低壓垂直爐管臺21物理氣相沉積儀臺16多晶硅垂直爐管臺6研磨拋光金屬鎢化學機械研磨臺1433二氧化硅平坦化爐管臺

164、3氧化硅化學機械研磨臺19高溫退火爐管臺3清洗晶片清洗機臺2841高溫烘烤機臺3酸清洗機臺13高溫氧化爐臺26檢測電性參數測試儀臺20217快速熱處理器臺15電阻檢測儀臺9化學氣相沉積化學氣相沉積儀臺7589電子顯微鏡臺59金屬鎢化學氣相沉積臺14疊對標記差測量儀臺11涂膠機深紫外涂膠機臺1639光掩膜版顆粒物檢測機臺8紫外涂膠機臺23晶片缺陷檢測儀臺22光刻機深紫外光刻機臺1639粒子計數儀臺17紫外光刻機臺23磷含量檢測儀臺5刻蝕氧化層刻蝕機臺1392膜厚測量儀臺39氮化物刻蝕機臺10缺陷檢測儀臺7多晶硅刻蝕機臺12外延缺陷測量儀臺5金屬鋁刻蝕機臺23硅片深度測量儀臺5刻蝕機臺15劑量測試

165、儀臺5濕蝕刻工作站臺19應力測量儀臺5去膠機去膠機臺3232其他紫外光烘烤機臺432離子注入高能量離子注入機臺431自動晶片定位機臺20低能量離子注入機臺6成分分析儀臺8高速流離子注入機臺11中電流離子注入機臺10資料來源：中芯國際，國家環境保護總局，華金證券研究所 73請仔細閱讀在本報告尾部的重要法律聲明附錄五（一）：中芯國際天津附錄五（一）：中芯國際天津T3車間月產車間月產1萬片萬片90nm的的12寸晶圓產線設備配置數量（臺）寸晶圓產線設備配置數量（臺）設備種類設備名稱單位數量合計設備種類設備名稱單位數量合計氧化爐管/高溫/退火合金垂直爐管臺122去膠機光刻膠去除臺88沉積退火設備臺1離子

166、注入高能離子注入設備臺113氮化物化學氣相沉積垂直爐管臺5高速流離子注入設備臺8多晶硅沉積垂直爐管臺1中速流離子注入設臺4高溫退火垂直爐管臺3物理氣相沉積鋁接點沉積設備臺124快速退火設備臺3鎳物理氣相沉積設備臺1退火設備臺2鈦及氮化鈦沉積設備臺1氧化物生長垂直爐管臺2銅電鍍設備臺3閘極氧化物垂直爐管臺2沉積設備臺15化學氣相沉積垂直爐管臺2屏障和種子沉積設備臺3化學氣相沉積氮化鈦沉積設備臺242研磨拋光硅片平坦儀臺112氮化物沉積設備臺4金屬化學機械拋光設備臺2氮氧化物沉積設備臺1淺溝槽化學機械拋光設備臺1氧化物沉積設備臺12氧化物化學機械拋光設備臺2氧化物沉積設備臺1鎢化學機械拋光設備臺1

167、含氟氧化物沉積設備臺6銅化學機械拋光設備臺5含碳氧化物沉積設備臺3檢測表面電荷分析儀臺345薄膜沉積設備臺3X 射線光譜分析設備臺1淺溝槽氧化物沉積設備臺1X 射線熒光光譜儀臺1碳化物沉積設備臺1暗區缺陷檢測儀臺3鎢化學氣相沉積設備臺1半自動目測光學臺臺1鍺硅沉積設備臺5表面電荷分析臺1閘極氧化物沉積設備臺2電子束檢測機臺1涂膠機光阻涂布機臺17電阻測量儀臺1深紫外涂膠顯影機臺3分析儀臺1涂布機臺2覆蓋度測量機臺2紫外涂膠顯影機臺1關鍵尺寸測量掃描電鏡臺5光刻機深紫外沉浸式涂膠曝光機臺48光罩缺陷檢測儀臺1深紫外涂膠曝光機臺3光罩掃描儀臺1紫外涂膠曝光機臺1宏觀檢測器臺1刻蝕保護層刻蝕設備臺2

168、25厚度檢測設備臺5介電質刻蝕設備臺7劑量檢測機臺1刻蝕設備臺4檢測儀臺4連接層刻蝕設備臺1亮區缺陷檢測儀臺2鋁接點刻蝕設備臺2晶片盒檢測臺1淺溝槽刻蝕臺2缺陷分析儀臺1濕法氮化物刻蝕設備臺1缺陷復查器臺4閘極刻蝕設備臺3缺陷檢測儀臺1掩膜刻蝕設備臺3自動宏觀缺陷檢查機臺3資料來源：中芯國際，國家環境保護總局，華金證券研究所 74請仔細閱讀在本報告尾部的重要法律聲明附錄五（二）：中芯國際天津附錄五（二）：中芯國際天津T3車間月產車間月產1萬片萬片90nm的的12寸晶圓產線設備配置數量（臺）寸晶圓產線設備配置數量（臺）設備種類設備名稱單位數量合計設備種類設備名稱單位數量合計檢測自動目測光學臺臺3

169、5其他氮濃度測量機臺117自動目檢儀臺1光罩倉儲機臺1光學顯微鏡臺1包裝機臺1測試測試探針臺833擦片機臺5測試儀臺17打印機臺1晶圓最終測試探針臺7粒子計數器臺2納米探針儀臺1掩膜版綁定機臺2清洗金屬硅化物選擇性去除設備臺117紫外處理設備臺3晶背清洗設備臺4條形碼打印機臺1清洗機臺2清洗設備臺9閘極清洗設備臺1資料來源：中芯國際，國家環境保護總局，華金證券研究所 75請仔細閱讀在本報告尾部的重要法律聲明華金電子華金電子-走進走進“芯芯”時代系列深度報告時代系列深度報告1、芯時代之一_半導體重磅深度新興技術共振進口替代，迎來全產業鏈投資機會2、芯時代之二_深度紀要國產芯投資機會暨權威專家電話

170、會3、芯時代之三_深度紀要半導體分析和投資策略電話會4、芯時代之四_市場首篇模擬IC深度下游應用增量不斷，模擬 IC加速發展5、芯時代之五_存儲器深度存儲產業鏈戰略升級，開啟國產替代“芯”篇章6、芯時代之六_功率半導體深度功率半導體處黃金賽道，迎進口替代良機7、芯時代之七_半導體材料深度鑄行業發展基石，迎進口替代契機8、芯時代之八_深度紀要功率半導體重磅專家交流電話會9、芯時代之九_半導體設備深度進口替代促景氣度提升，設備長期發展明朗10、芯時代之十_3D/新器件先進封裝和新器件，續寫集成電路新篇章11、芯時代之十一_IC載板和SLPIC載板及SLP，集成提升的板級貢獻12、芯時代之十二_智能

171、處理器人工智能助力，國產芯有望“換”道超車13、芯時代之十三_封測先進封裝大勢所趨，國家戰略助推成長14、芯時代之十四_大硅片供需缺口持續，國產化蓄勢待發15、芯時代之十五_化合物下一代半導體材料，5G助力市場成長16、芯時代之十六_制造國產替代加速，拉動全產業鏈發展17、芯時代之十七_北方華創雙結構化持建機遇，由大做強倍顯張力18、芯時代之十八_斯達半導鑄IGBT功率基石，創多領域市場契機19、芯時代之十九_功率半導體深度產業鏈逐步成熟，功率器件迎黃金發展期20、芯時代之二十_匯頂科技光電傳感創新領跑，多維布局引領未來21、芯時代之二十一_華潤微功率半導專芯致志，特色工藝術業專攻22、芯時代

172、之二十二_大硅片*重磅深度半導材料第一藍海，硅片融合工藝創新23、芯時代之二十三_卓勝微5G賽道射頻芯片龍頭，國產替代正當時24、芯時代之二十四_滬硅產業硅片“芯”材蓄勢待發，商用量產空間廣闊25、芯時代之二十五_韋爾股份光電傳感穩創領先，系統方案展創宏圖26、芯時代之二十六_中環股份半導硅片厚積薄發，特有賽道獨樹一幟27、芯時代之二十七_射頻芯片射頻芯片千億空間，國產替代曙光乍現28、芯時代之二十八_中芯國際代工龍頭創領升級，產業聯動芯火燎原29、芯時代之二十九_寒武紀AI芯片國內龍頭，高研發投入前景可期30、芯時代之三十_芯朋微國產電源IC十年磨一劍，鑄就國內升級替代31、芯時代之三十一_

173、射頻PA射頻PA革新不止，萬物互聯廣袤無限32、芯時代之三十二_中微公司國內半導刻蝕巨頭，邁內生&外延平臺化33、芯時代之三十三_芯原股份國內IP龍頭廠商，推動SiPaaS模式發展34、芯時代之三十四_模擬IC深度PPT模擬IC黃金賽道，本土配套漸入佳境35、芯時代之三十五_芯?？萍几呔葴y量ADC+MCU+AI,切入藍海賽道超芯星36、芯時代之三十六_功率&化合物深度擴容&替代提速，化合物布局長遠37、芯時代之三十七_恒玄科技專注智能音頻SoC芯片，迎行業風口快速發展38、芯時代之三十八_和而泰從高端到更高端，芯平臺創新格局39、芯時代之三十九_家電芯深度PPT家電芯配套漸完善,增存量機遇筑

174、藍海40、芯時代之四十_前道設備PPT深度2021年國產前道設備，再迎新黃金時代41、芯時代之四十一_力芯微專注電源管理芯片，內生外延拓展產品線42、芯時代之四十二_復旦微電國產FPGA領先企業，高技術壁壘鑄就護城河43、芯時代之四十三_顯示驅動深度PPT顯示驅動芯面板國產化最后1公里44、芯時代之四十四_艾為電子數?；旌显O計專家，持續迭代拓展產品線45、芯時代之四十五_紫光國微特種與安全兩翼齊飛，公司步入快速發展階段46、芯時代之四十六_新能源芯*PPT深度乘碳中和之風，基礎元件騰飛47、芯時代之四十七_AIoT*PPT深度AIoT大時代，SoC廠商加速發展48、芯時代之四十八_鉑科新材雙碳

175、助力發展，GPU新應用構建二次成長曲線49、芯時代之四十九_AI芯片 AI領強算力時代，GPU啟新場景落地50、芯時代之五十_江海股份乘“碳中和”之風，老牌企業三大電容全面發力51、芯時代之五十一_智能電動車1000頁PPT（多行業協同）智能電動車投研大全52、芯時代之五十二_瑞芯微PPT深度邁入全球準一線梯隊，新硬件十年前景可期 76請仔細閱讀在本報告尾部的重要法律聲明華金電子華金電子-走進走進“芯芯”時代系列深度報告時代系列深度報告53、芯時代之五十三_峰岹科技專注BLDC電機驅動控制芯片，三大核心技術引領成長54、芯時代之五十四_納芯微專注高端模擬IC，致力國內領先車規級半導體供應商55

176、、芯時代之五十五_晶晨股份核心技術為軀，全球開拓為翼56、芯時代之五十六_國微&復微紫光國微與復旦微的全面對比分析 57、芯時代之五十七_國產算力SoC算力大時代，處理器SoC廠商綜合對比58、芯時代之五十八_高能模擬芯高性能模擬替代漸入深水區，工業汽車重點突破59、芯時代之五十九_南芯科技電荷泵翹楚拓矩陣藍圖，通用產品力屢復制成功60、芯時代之六十_AI算力GPUAI產業化再加速，智能大時代已開啟61、芯時代之六十一_瑞芯微深度人工智能再加速，AIoT SoC龍頭多點開花62、芯時代之六十二_華峰測控技術/產品為基石，SoC/模數/功率測試機助拓全球市場63、芯時代之六十三_裕太微以太網PH

177、Y芯片稀缺標的，國產化滲透初期前景廣闊64、芯時代之六十四_華虹公司立足成熟制程,“特色IC+功率器件”代工龍頭底部加碼12寸65、芯時代之六十五_匯頂科技指紋&觸控保持市場領先，新品營收逐步起量66、芯時代之六十六_中科藍訊產品結構升級&品牌客戶突破，八大產品線拓未來67、芯時代之六十七_2.5D/3D封裝PPT技術發展引領產業變革，向高密度封裝時代邁進68、芯時代之六十八_顯示驅動芯片PPT顯示驅動芯片面板國產化最后一公里69、芯時代之六十九_菱電電控雙轉戰略促量價齊升邏輯凸顯，T-BOX塑造第二增長極70、芯時代之七十_華海清科國產CMP設備龍頭，持續走向高端化、平臺化71、芯時代之七十

178、一_東芯股份利基型存儲國內領先，強周期屬性2024年迎拐點72、芯時代之七十二_通富微電VISionS技術護城河&AMD深度合作，在AI浪潮中更上層樓73、芯時代之七十三_長電科技XDFOI平臺為支撐，吹響算力/存力/汽車三重奏74、芯時代之七十四_算力芯片PPT以“芯”助先進算法，以“算”驅萬物智能75、芯時代之七十五_半導4核心材料PPT萬丈高樓材料起，夯實中國“芯”地基76、芯時代之七十六_HBM之設備材料PPTHBM迭代，3D混合鍵合成設備材料發力點77、芯時代之七十七_XR深度PPT身處人文與科技十字路口，開啟空間計算時代78、芯時代之七十八_韋爾股份CIS技術全球領先，穿越周期再啟

179、航79、芯時代之七十九_華勤技術ODM龍頭強者更強，高性能計算成長動能充沛80、芯時代之八十_功率半導“功率半導”鑄全球競爭護城河，產品格局看“底部”機遇81、芯時代之八十一_斯達半導積技以培風，以IGBT/SiC大翼將圖南82、芯時代之八十二_致尚科技游戲零部件為主體，XR/光通訊兩翼共促發展83、芯時代之八十三_北方華創塑造半導設備平臺企業，深度受益國產替代戰略發展84、芯時代之八十四_光刻機PPT國產路漫其修遠，中國芯上下求索85、芯時代之八十五_景旺電子產品布局多元，全球化戰略勢能逐步釋放86、芯時代之八十六_鵬鼎控股PCB龍頭專注發展高階產品，深度受益AI發展新浪潮87、芯時代之八十

180、七_兆易創新“存”如基石“算”如冀，花月正春風88、芯時代之八十八_刻蝕設備制程微縮疊加3D趨勢，刻蝕設備市場空間持續拓寬 77請仔細閱讀在本報告尾部的重要法律聲明u 孫遠峰：華金證券總裁助理&研究所所長&電子行業首席分析師，哈爾濱工業大學工學學士，清華大學工學博士，近3年電子實業工作經驗；2018年新財富上榜分析師（第3名），2017年新財富入圍/水晶球上榜分析師，2016年新財富上榜分析師（第5名），20132015年新財富上榜分析師團隊核心成員；多次獲得保險資管IAMAC、水晶球、金牛獎等獎項最佳分析師；2019年開始未參加任何個人評比，其骨干團隊專注于創新&創業型研究所的一線具體創收&

181、創譽工作，以“產業資源賦能深度研究”為導向，構建研究&銷售合伙人隊伍，積累了健全的成熟團隊自驅機制和年輕團隊培養機制，充分獲得市場驗證；2023年帶領嶄新團隊獲得證券時報評選的中國證券業最具特色研究君鼎獎和2023年Wind第11屆金牌分析師進步最快研究機構獎；清華校友總會電子工程系分會副秘書長，清華大學上海校友會電子信息專委會委員u 王海維：電子行業聯席首席分析師，華東師范大學碩士，電子&金融復合背景，主要覆蓋半導體板塊，善于個股深度研究，2018年新財富上榜分析師（第3名）核心成員，先后任職于安信證券/華西證券研究所，2023年2月入職華金證券研究所u 王臣復：電子行業高級分析師，北京航空

182、航天大學工學學士和管理學碩士，曾就職于歐菲光集團投資部、融通資本、平安基金、華西證券資產管理總部、華西證券等，2023年2月加入華金證券研究所u 宋鵬：電子行業助理分析師，莫納什大學碩士，曾就職于頭豹研究院TMT組，2023年3月入職華金證券研究所u 吳家歡：電子行業助理分析師，吉林大學學士，博科尼大學碩士，電子&管理復合背景，2023年11月入職華金證券研究所華金證券研究所電子團隊簡介華金證券研究所電子團隊簡介 78請仔細閱讀在本報告尾部的重要法律聲明行業評級體系行業評級體系收益評級：領先大市 未來6個月的投資收益率領先滬深300指數10%以上；同步大市 未來6個月的投資收益率與滬深300指

183、數的變動幅度相差-10%至10%；落后大市 未來6個月的投資收益率落后滬深300指數10%以上；風險評級：A 正常風險，未來6個月投資收益率的波動小于等于滬深300指數波動；B 較高風險，未來6個月投資收益率的波動大于滬深300指數波動。評級說明評級說明 79請仔細閱讀在本報告尾部的重要法律聲明分析師聲明分析師聲明孫遠峰、王海維聲明，本人具有中國證券業協會授予的證券投資咨詢執業資格，勤勉盡責、誠實守信。本人對本報告的內容和觀點負責，保證信息來源合法合規、研究方法專業審慎、研究觀點獨立公正、分析結論具有合理依據，特此聲明。本公司具備證券投資咨詢業務資格的說明本公司具備證券投資咨詢業務資格的說明華

184、金證券股份有限公司（以下簡稱“本公司”）經中國證券監督管理委員會核準，取得證券投資咨詢業務許可。本公司及其投資咨詢人員可以為證券投資人或客戶提供證券投資分析、預測或者建議等直接或間接的有償咨詢服務。發布證券研究報告，是證券投資咨詢業務的一種基本形式，本公司可以對證券及證券相關產品的價值、市場走勢或者相關影響因素進行分析，形成證券估值、投資評級等投資分析意見，制作證券研究報告，并向本公司的客戶發布。法律聲明法律聲明 80請仔細閱讀在本報告尾部的重要法律聲明免責聲明：免責聲明：本報告僅供華金證券股份有限公司（以下簡稱“本公司”）的客戶使用。本公司不會因為任何機構或個人接收到本報告而視其為本公司的當

185、然客戶。本報告基于已公開的資料或信息撰寫，但本公司不保證該等信息及資料的完整性、準確性。本報告所載的信息、資料、建議及推測僅反映本公司于本報告發布當日的判斷，本報告中的證券或投資標的價格、價值及投資帶來的收入可能會波動。在不同時期，本公司可能撰寫并發布與本報告所載資料、建議及推測不一致的報告。本公司不保證本報告所含信息及資料保持在最新狀態，本公司將隨時補充、更新和修訂有關信息及資料，但不保證及時公開發布。同時，本公司有權對本報告所含信息在不發出通知的情形下做出修改，投資者應當自行關注相應的更新或修改。任何有關本報告的摘要或節選都不代表本報告正式完整的觀點，一切須以本公司向客戶發布的本報告完整版

186、本為準。在法律許可的情況下，本公司及所屬關連機構可能會持有報告中提到的公司所發行的證券或期權并進行證券或期權交易，也可能為這些公司提供或者爭取提供投資銀行、財務顧問或者金融產品等相關服務，提請客戶充分注意?？蛻舨粦獙⒈緢蟾鏋樽鞒銎渫顿Y決策的惟一參考因素，亦不應認為本報告可以取代客戶自身的投資判斷與決策。在任何情況下，本報告中的信息或所表述的意見均不構成對任何人的投資建議，無論是否已經明示或暗示，本報告不能作為道義的、責任的和法律的依據或者憑證。在任何情況下，本公司亦不對任何人因使用本報告中的任何內容所引致的任何損失負任何責任。本報告版權僅為本公司所有，未經事先書面許可，任何機構和個人不得以任何

187、形式翻版、復制、發表、轉發、篡改或引用本報告的任何部分。如征得本公司同意進行引用、刊發的，需在允許的范圍內使用，并注明出處為“華金證券股份有限公司研究所”，且不得對本報告進行任何有悖原意的引用、刪節和修改。華金證券股份有限公司對本聲明條款具有惟一修改權和最終解釋權。法律聲明法律聲明 81請仔細閱讀在本報告尾部的重要法律聲明風險提示風險提示:報告中的內容和意見僅供參考，并不構成對所述證券買賣的出價或詢價。投資者對其投資行為負完全責任，我公司及其雇員對使用本報告及其內容所引發的任何直接或間接損失概不負責。華金證券股份有限公司辦公地址：上海市浦東新區楊高南路759號陸家嘴世紀金融廣場30層北京市朝陽區建國路108號橫琴人壽大廈17層深圳市福田區益田路6001號太平金融大廈10樓05單元 電話：021-20655588 法律聲明法律聲明